ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Российский патент 2018 года по МПК G11C11/16 

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННЫЕ ЗАЯВКИ

Данная заявка основана и испрашивает приоритеты предварительной заявки США № 61/872,301, поданной 30 августа 2013 года, и заявки на патент США № 14/201,635, поданной 7 марта 2014 года, содержимое которых полностью включено в данную заявку посредством ссылки.

ОБЛАСТЬ ТЕХНИКИ, К КОТОРОЙ ОТНОСИТСЯ ИЗОБРЕТЕНИЕ

Варианты осуществления, описанные в данном документе, относятся в целом к полупроводниковому запоминающему устройству.

УРОВЕНЬ ТЕХНИКИ

MRAM (магниторезистивная оперативная память) представляет собой запоминающее устройство, которое использует магнитный элемент, обладающий магниторезистивным эффектом, в качестве ячейки памяти для хранения информации, и привлекает к себе внимание как энергонезависимое запоминающее устройство следующего поколения, выполненное с возможностью высокоскоростной работы и обладающее большой емкостью. Кроме того, были проведены научные исследования и разработки MRAM для получения памяти, которая заменит энергозависимую память, такую как DRAM или SRAM. В этом случае желательно, чтобы MRAM управлялась с использованием тех же спецификаций, что и DRAM или SRAM, для уменьшения стоимости разработки и обеспечения легкой замены.

Фиг. 1 представляет собой блок-схему полупроводникового запоминающего устройства согласно первому варианту осуществления;

Фиг. 2 представляет собой блок-схему, показывающую пример сердечника памяти и периферийной схемы;

Фиг. 3 представляет собой блок-схему массивов ячеек памяти, включенных в один блок памяти;

Фиг. 4 представляет собой схему, иллюстрирующую назначение команды/адреса для команды активации;

Фиг. 5 представляет собой схему, иллюстрирующую назначение команды/адреса для команды чтения/записи;

Фиг. 6 представляет собой временную диаграмму согласно сравнительному примеру;

Фиг. 7 представляет собой схему, иллюстрирующую работу согласно сравнительному примеру;

Фиг. 8 представляет собой временную диаграмму согласно первому варианту осуществления;

Фиг. 9 представляет собой схему, иллюстрирующую работу согласно первому варианту осуществления;

Фиг. 10 представляет собой схему, иллюстрирующую назначение команды/адреса для команды предварительной зарядки;

Фиг. 11 представляет собой схему, иллюстрирующую назначение команды/адреса для команды активации;

Фиг. 12 представляет собой временную диаграмму согласно второму варианту осуществления; и

Фиг. 13 представляет собой схему, иллюстрирующую работу согласно второму варианту осуществления.

ПОДРОБНОЕ ОПИСАНИЕ

В целом, согласно одному варианту осуществления, предложено полупроводниковое запоминающее устройство, содержащее:

блоки памяти, каждый из которых включает в себя массив ячеек памяти;

линии слов, соединенные со строками в каждом из блоков памяти; и

схему-защелку адреса, выполненную с возможностью фиксировать полный адрес, определяющий одну из линий слов, причем полный адрес включает в себя первый адрес и второй адрес;

при этом схема-защелка адреса принимает первую команду и вторую команду для фиксирования первого адреса и второго адреса в соответствии с первой командой и второй командой соответственно; и

каналы для первого адреса и второго адреса выполнены отдельно друг от друга.

Варианты осуществления настоящего изобретения будут описаны ниже со ссылкой на чертежи. В нижеприведенном описании элементы с одинаковыми функциями и конфигурациями обозначены одинаковыми ссылочными позициями, и повторные описания будут приводиться только при необходимости.

Варианты осуществления будут описаны с использованием MRAM (магниторезистивной оперативной памяти) в качестве примера полупроводникового запоминающего устройства.

[ПЕРВЫЙ ВАРИАНТ ОСУЩЕСТВЛЕНИЯ]

Фиг. 1 представляет собой блок-схему полупроводникового запоминающего устройства 10 согласно первому варианту осуществления. Полупроводниковое запоминающее устройство 10 содержит сердечник 11 памяти, периферийную схему 12 и интерфейс 13.

Сердечник памяти содержит множество ячеек памяти, хранящих данные. Периферийная схема 12 записывает данные в сердечник 11 памяти и считывает данные с сердечника 11 памяти.

Интерфейс 13 принимает от внешнего устройства (хоста) управляющий сигнал CNT для чтения и записи и тактовый сигнал CK, который управляет временами операций чтения и записи. Интерфейс 13 также соединен с хостом посредством линии CA<n:0> команд/адресов и линии DQ<m:0> данных, где n и m – натуральные числа.

Управляющий сигнал CNT включает в себя тактовый разрешающий сигнал CKE и сигнал CS выбора чипа. Тактовый сигнал CK используется для управления временами операций полупроводникового запоминающего устройства 10. Линия CA<n:0>>команд/адресов используется для передачи и приема команд и адресов. Линия DQ<m:0> данных используется для передачи и приема входных данных и выходных данных.

Фиг. 2 представляет собой блок-схему, показывающую пример сердечника 11 памяти и периферийной схемы 12. Сердечник 11 памяти содержит блок 21 массива ячеек памяти, декодер 22 строки и декодер 23 столбца. Блок 21 массива ячеек памяти содержит (k+1) блоков BK0-BKk памяти, где k – натуральное число. Блоки BK0-BKk памяти могут активироваться независимо. Например, потребляемая мощность может быть снижена путем активации только необходимого блока памяти во время чтения или записи.

Декодер 22 строки декодирует, например, адрес BA<x:0> блока памяти, что приводит к выбору одного из блоков BK0-BKk памяти, и адрес AR<y:0> строки, что приводит к выбору одной из строк в блоке памяти.

Декодер 23 столбца декодирует, например, адрес AC<z:0> столбца, который выбирается из столбцов в блоке 21 массива ячеек памяти.

Периферийная схема 12 содержит схему-защелку 24 команды/адреса, управляющую схему 25, схему-защелку 26 адреса, схему-защелку 27 данных и тактовый генератор 28.

Схема-защелка 24 команды/адреса принимает команду CMD и адрес ADD от хоста 14 через линию CA<n:0> команд/адресов и временно сохраняет команду CMD и адрес ADD. Команда CMD отправляется управляющей схеме 25. Управляющая схема 25 управляет внутренней работой полупроводникового запоминающего устройства 10.

Адрес BA<x:0> блока памяти, адрес AR<y:0> строки и адрес AC<z:0> столбца, которые включены в адрес ADD, отправляются декодеру 22 строки, схеме-защелке 26 адреса и декодеру 23 столбца соответственно.

Согласно настоящему варианту осуществления, как описано ниже, когда вводится команда активации, часть полного адреса строки фиксируется в схеме-защелке 26 адреса, при этом другая часть полного адреса строки фиксируется в схеме-защелке 26 адреса, когда вводится команда чтения/записи, которая вводится после ввода команды активации.

Когда полный адрес строки разделяется таким образом на две части, соответствующие двум соответствующим командам так, что эти две части вводятся по отдельности, полупроводниковое запоминающее устройство может быть включено в состав системы без увеличения количества выводов или уменьшения скорости работы, даже принимая во внимание увеличенное количество битов в адресе строки для выбора из линий слов (строк) в блоке 21 массива памяти.

Команда предварительной зарядки представляет собой команду для установки выбранного блока памяти в начальное состояние (состояние предварительной зарядки) для операции чтения или операции записи. В частности, команда предварительной зарядки деактивирует все линии слов, все линии битов и все исходные линии. Команда активации представляет собой команду для выполнения процесса активации одной из множества линий слов в выбранном блоке памяти, чтобы осуществить чтение данных из массивов ячеек памяти.

Схема-защелка 27 данных временно сохраняет входные данные, принятые от хоста 14 через линию DQ<m:0> данных, или выходные данные, считанные из выбранного блока памяти. Входные данные записываются в выбранный блок памяти.

Тактовый генератор 28 генерирует внутренний тактовый сигнал CLK на основе тактового сигнала CK от хоста 14. Внутренний тактовый сигнал CLK вводится в схему-защелку 24 команды/адреса, управляющую схему 25, схему-защелку 26 адреса и схему-защелку 27 данных и используется для управления рабочими временами этих схем 24, 25, 26 и 27.

Фиг. 3 представляет собой блок-схему массивов ячеек памяти, включенных в один блок памяти. Массивы ячеек памяти содержат множество ячеек MC памяти, расположенных в виде матрицы. Множество линий WL0-WLi-1 слов, множество линий BL0-BLj-1 битов и множество исходных линий SL0-SLj-1 расположены в массивах ячеек памяти. Одна строка массива ячеек памяти соединена с одной линией WL слов. Один столбец массива ячеек памяти соединен с парой из одной линии BL битов и одной исходной линии SL.

Ячейка MC памяти содержит магниторезистивный элемент (элемент MTJ (элемент, основанный на магнитных туннельных переходах)) 30 и выбранный транзистор 31. Выбранный транзистор 31 выполнен, например, в виде полевого МОП-транзистора (MOSFET) с каналом n-типа.

Один вывод элемента 30 MTJ соединен с линией BL битов. Другой вывод элемента 30 MTJ соединен со стоком выбранного транзистора 31. Затвор выбранного транзистора 31 соединен с линией WL слов. Исток выбранного транзистора 31 соединен с исходной линией SL.

<НАЗНАЧЕНИЕ КОМАНДЫ/АДРЕСА>

Далее будет описано назначение команды/адреса. Фиг. 4 представляет собой схему, иллюстрирующую назначение команды/адреса для команды активации. Фиг. 5 представляет собой схему, иллюстрирующую назначение команды/адреса для команды чтения/записи.

На Фиг. 4 и Фиг. 5 стрелки в столбце тактового сигнала CLK обозначают нарастающий фронт и спадающий фронт тактового сигнала. CA0-CA9 обозначают команды и адреса, вводимые с контактных площадок команды/адреса (линий команд/адресов). Количество контактных площадок команды/адреса является примерным, и первый вариант осуществления не ограничен этим значением. Адрес BA блока памяти, определяющий некоторый блок памяти, содержит, например, 3 бита (BA0-BA2). Адрес R строки содержит, например, 18 битов (R0-R17). Первый адрес строки (часть полного адреса строки), включенный в биты R0-R17 полного адреса строки и вводимый вместе с командой активации, содержит, например, младшие биты R0-R13. Второй адрес строки (другая часть полного адреса строки), включенный в биты R0-R17 полного адреса строки и вводимый вместе с командой чтения/записи, содержит, например, старшие биты R14-R17. Адрес С столбца содержит, например, 7 битов (C1-C7).

На Фиг. 4 операция активации определяется при нарастающем фронте и спадающем фронте тактового сигнала CLK, когда вводится команда активации. Команду активации задают с использованием CA0=L и CA1=H при нарастающем фронте тактового сигнала CLK, когда подтвержден сигнал CS выбора чипа. При нарастающем фронте тактового сигнала CLK адреса R8-R12 строки принимаются через контактные площадки CA2-CA6, а адреса BA0-BA2 блока памяти принимаются через контактные площадки CA7-CA9. При спадающем фронте тактового сигнала CLK адреса R0-R7 и R13 строки принимаются через контактные площадки CA0-CA8. "X" обозначает "не важно".

На Фиг. 5 операция чтения/записи определяется при нарастающем фронте тактового сигнала CLK, когда вводится команда чтения/записи. При спадающем фронте тактового сигнала CLK определяется операция пост-активации. Другими словами, команда чтения/записи может задавать операцию чтения/записи и операцию пост-активации. Команду чтения задают с использованием CA0=H, CA1=L и CA2=L при нарастающем фронте тактового сигнала CLK, когда подтвержден сигнал CS выбора чипа. Команду записи задают с использованием CA0=H, CA1=L и CA2=H при нарастающем фронте тактового сигнала CLK, когда подтвержден сигнал CS выбора чипа.

В операции чтения/записи адреса С1 и С2 столбца принимаются через контактные площадки СА5 и СА6. Адреса ВА0-ВА2 блока памяти принимаются через контактные площадки СА7-СА9.

В операции пост-активации адреса С3-С7 столбца принимаются через контактные площадки СА1-СА7. Старшие адреса R14-R17 строки принимаются через контактные площадки СА6-СА9. На Фиг. 5 "RFU" обозначает "зарезервировано для будущего использования", а "AP" - флаг, который определяет предварительную автозарядку.

<СРАВНИТЕЛЬНЫЙ ПРИМЕР>

Далее будет описана работа согласно сравнительному примеру. Фиг. 6 представляет собой временную диаграмму согласно сравнительному примеру. На Фиг. 6 тактовые сигналы CLK_t и CLK_c представляют собой комплементарные тактовые сигналы. Сигнал CAr представляет собой сигнал на контактной площадке CA при нарастающем фронте тактового сигнала. Сигнал CAf представляет собой сигнал на контактной площадке CA при спадающем фронте тактового сигнала. Сигнал BANK_ACTB<n> генерируется с использованием команды активации и адресов BA0-BA2 блока памяти. Сигнал BANK_ACTB<n> указывает, что был подтвержден низкий уровень.

Команда активации вводится в блок BK<n> памяти для определения операции активации. При операции активации адреса R8-R12 строки устанавливаются при нарастающем фронте тактового сигнала, а адреса R0-R7 и R13 строки устанавливаются при спадающем фронте тактового сигнала.

Далее, в течение одного тактового цикла (1tCK) после команды активации, команда чтения/записи вводится в блок BK<n> памяти для определения операции чтения/записи и операции пост-активации. Для операции чтения/записи и операции пост-активации устанавливаются адреса C1-C7 столбца и адреса R14-R17 строки.

Фиг. 7 представляет собой схему, иллюстрирующую работу согласно сравнительному примеру.

Схема 40 настройки представляет собой схему для настройки либо операции пост-активации, либо операции предварительной зарядки. Схема 40 настройки содержит предохранитель 40А, MOSFET 40B с каналом n-типа и MOSFET 40c с каналом p-типа, которые соединены вместе последовательно. Один вывод предохранителя 40А соединен с источником VSS питания. Один вывод MOSFET 40c с каналом p-типа соединен с источником VDD2 питания. Схема 40 настройки выводит сигнал PREACT при низком уровне, когда полупроводниковое запоминающее устройство 10 настроено для операции пост-активации. Схема 40 настройки выводит сигнал PREACT при высоком уровне, когда полупроводниковое запоминающее устройство 10 настроено для операции предварительной активации. Согласно первому варианту осуществления, сигнал PREACT=L. Состояние сигнала PREACT может настраиваться путем программирования предохранителя 40А.

Схема 41 генерации сигналов принимает сигнал PREACT, сигнал EXTPCGP, сигнал EXTWTRD и сигнал EXTACTP для генерации разрешающего сигнала EN_AX для триггерных схем, описанных ниже. Сигнал EXTPCGP подтверждается, когда команда предварительной зарядки вводится в схему 41 генерации сигналов. Сигнал EXTWTRD подтверждается, когда команда чтения/записи вводится в схему 41 генерации сигналов. Сигнал EXTACTP подтверждается, когда команда активации вводится в схему 41 генерации сигналов.

Сигнал PREACT и сигнал EXTPCGP вводятся в логическую схему 41А «И-НЕ». Выходной сигнал из логической схемы 41А «И-НЕ» вводится в логическую схему 41F «ИЛИ-НЕ» через инверторную схему 41В. Сигнал PREACT вводится в инверторную схему 41С. Выходной сигнал из инверторной схемы 41С и сигнал EXTWTRD вводятся в логическую схему 41D «И-НЕ». Выходной сигнал из логической схемы 41D «И-НЕ» вводится в логическую схему 41F «ИЛИ-НЕ» через инверторную схему 41Е. Сигнал EXTACTP вводится в логическую схему 41F «ИЛИ-НЕ». Выходной сигнал из логической схемы 41F «ИЛИ-НЕ» вводится в инверторную схему 41G, которая выводит разрешающий сигнал EN_AX.

Схема 41 генерации сигналов подтверждает разрешающий сигнал EN_AX после приема команды чтения/записи или команды активации.

Мультиплексор 42А принимает сигнал CAf<6:3> и сигнал CAf<9:6> для вывода одного из этих сигналов. Выходной сигнал из мультиплексора 42A представляется как сигнал CAf_NEXT<6:3>. Сигнал PREACT и сигнал EXTACTP вводятся в логическую схему 42В «ИЛИ-НЕ». Выходной сигнал из логической схемы 42 «ИЛИ-НЕ» подается на управляющий вывод мультиплексора 42А через инверторную схему 42. Мультиплексор 42А выбирает сигнал CAf<6:3> после приема команды активации и выбирает CAf<9:6> в ином случае.

Разрешающий сигнал EN_AX из схемы 41 генерации сигналов подается на разрешающие выводы триггерных схем (схем-защелок) 43А-43С. Сигнал CAf<7>, сигнал CAf_NEXT<6:3> и сигнал CAf<2:0> вводятся в триггерную схему 43А. Когда разрешающий сигнал EN_AX подтвержден, триггерная схема 43А фиксирует сигнал CAf<7>, сигнал CAf_NEXT<6:3> и сигнал CAf<2:0> и выводит фиксированный сигнал AX<7:0>. Сигнал CAr<6:2> вводится в триггерную схему 43В. Когда разрешающий сигнал EN_AX подтвержден, триггерная схема 43В фиксирует сигнал Car<6:2> и выводит фиксированный сигнал AX<12:8>. Сигнал CAf<8> вводится в триггерную схему 43С. Когда разрешающий сигнал EN_AX подтвержден, триггерная схема 43С фиксирует сигнал CAf<8> и выводит фиксированный сигнал AX<13>.

В этом сравнительном примере, как показано на Фиг. 6, команда чтения/записи вводится в течение одного тактового цикла (1tCK) после ввода команды активации. В этом сравнительном примере адрес R<13:0> (AX<13:0>) строки требуется фиксировать в пределах одного тактового цикла (1tCK). Это приводит к необходимости обеспечения высокой точности внутреннего времени.

<ПРИМЕР>

Далее будет описан один пример. Фиг. 8 представляет собой временную диаграмму согласно этому примеру. Фиг. 9 представляет собой временную диаграмму, иллюстрирующую работу согласно этому примеру.

Сигнал PREACT подается на управляющий вывод мультиплексора 42А, который выводит адрес R<17:14> строки.

В схеме 41 генерации сигналов выходной сигнал из инверторной схемы 41В и выходной сигнал из инверторной схемы 41Е вводятся в логическую схему 41F «ИЛИ-НЕ». Схема 41 генерации сигналов подтверждает разрешающий сигнал EN_AX после приема команды чтения/записи.

Сигнал EXTACTP подается на разрешающие выводы триггерных схем 43А-43С. Сигнал CAf<7:0> вводится в триггерную схему 43А. Когда сигнал EXTACTP подтвержден, триггерная схема 43А фиксирует сигнал CAf<7:0> и выводит фиксированный сигнал AX<7:0>. Сигнал CAr<6:2> вводится в триггерную схему 43В. Когда сигнал EXTACTP подтвержден, триггерная схема 43В фиксирует сигнал CAr<6:2> и выводит фиксированный сигнал AX<12:8>. Сигнал CAf<8> вводится в триггерную схему 43С. Когда сигнал EXTACTP подтвержден, триггерная схема 43С фиксирует сигнал CAf<8> и выводит фиксированный сигнал AX<13>.

Разрешающий сигнал EN_AX из схемы 41 генерации сигналов подается на разрешающий вывод триггерной схемы (схемы-защелки) 43D. Адрес R<17:14> строки вводится в триггерную схему 43D. Когда разрешающий сигнал EN_AX подтвержден, триггерная схема 43D фиксирует адрес R<17:14> строки и выводит фиксированный сигнал AX<17:14>.

На Фиг. 7 схема 40 настройки и схема 41 генерации сигналов, например, включены в состав управляющей схемы 25, показанной на Фиг. 2. Мультиплексор 42А и триггерные схемы 43А-43D, например, включены в состав схемы-защелки 26 адреса, показанной на Фиг. 2.

Этот пример включает в себя дополнительную триггерную схему 43D, которая выполняет операцию фиксирования независимо от команды активации и на основе команды чтения/записи. Другими словами, канал для адреса R<13:0> (AX<13:0>) строки, установленный операцией активации, отделен от канала для адреса R<17:14> (AX<17:14>) строки, установленного операцией пост-активации. Следовательно, в этом варианте осуществления адрес AX<13:0> строки может быть зафиксирован в пределах трех тактовых циклов (3tCK), как показано на Фиг. 8. Другими словами, например, адрес AX<13:0> строки может быть зафиксирован в пределах времени tRRD задержки (=RAS – время задержки RAS) из операции активации в отношении блока BK<n> памяти до операции активации в отношении блока BK<n+1> памяти. Это позволяет устранить необходимость обеспечения точности внутреннего времени.

[ВТОРОЙ ВАРИАНТ ОСУЩЕСТВЛЕНИЯ]

Второй вариант осуществления представляет собой пример, в котором при операции предварительной активации часть адреса строки устанавливается внутри полупроводникового запоминающего устройства 10. Другими словами, когда вводится команда активации, часть адреса строки фиксируется в схеме-защелке 26 адреса. Другая часть адреса строки предварительно фиксируется в схеме-защелке 26 адреса, когда вводится команда предварительной зарядки, которая вводится перед вводом команды активации.

<НАЗНАЧЕНИЕ КОМАНДЫ/АДРЕСА>

Далее будет описано назначение команды/адреса. Фиг. 10 представляет собой схему, иллюстрирующую назначение команды/адреса для команды предварительной зарядки. Фиг. 11 представляет собой схему, иллюстрирующую назначение команды/адреса для команды активации.

Как показано на Фиг. 10 и Фиг. 11, адрес R строки содержит, например, 18 битов (R0-R17). Первый адрес строки (часть полного адреса строки), включенный в биты R0-R17 полного адреса строки и вводимый вместе с командой предварительной зарядки, содержит, например, старшие биты R14-R17. Второй адрес строки (другая часть полного адреса строки), включенный в биты R0-R17 полного адреса строки и вводимый вместе с командой активации, содержит, например, младшие биты R0-R13.

На Фиг. 10, когда вводится команда предварительной зарядки, операция предварительной зарядки определяется при нарастающем фронте тактового сигнала CLK, а операция предварительной активации определяется при спадающем фронте тактового сигнала CLK. Другими словами, команда предварительной зарядки может задавать операцию предварительной зарядки и операцию предварительной активации. Команду предварительной зарядки задают с использованием CA0=H, CA1=H, CA2=L и CA3=H при нарастающем фронте тактового сигнала CLK, когда подтвержден сигнал CS выбора чипа.

При операции предварительной зарядки флаг AB, определяющий, требуется ли осуществлять предварительную зарядку всех блоков памяти, принимается через контактную площадку CA4. Адреса BA0-BA2 блока памяти принимаются через контактные площадки CA7-CA9. "X" обозначает "не важно".

При операции предварительной зарядки старшие адреса R14-R17 строки принимаются через контактные площадки CA3-CA6, а адреса BA0-BA2 блока памяти принимаются через контактные площадки CA7-CA9. Согласно второму варианту осуществления, адреса BA0-BA2 блока памяти могут быть определены в каждой из операции предварительной зарядки и операции предварительной активации. Таким образом, одна и та же команда предварительной зарядки позволяет выполнить в отношении разных блоков памяти операцию предварительной зарядки и операцию предварительной активации.

На Фиг. 11 операция активации определяется при нарастающем фронте и спадающем фронте тактового сигнала CLK, когда вводится команда активации. Команду активации задают с использованием CA0=L и CA1=H при нарастающем фронте тактового сигнала CLK, когда подтвержден сигнал CS выбора чипа. Кроме того, при нарастающем фронте тактового сигнала CLK адреса R8-R12 строки принимаются через контактные площадки CA2-CA6, а адреса BA0-BA2 блока памяти принимаются через контактные площадки CA7-CA9. При спадающем фронте тактового сигнала CLK адреса R0-R13 строки принимаются через контактные площадки CA0-CA8.

<ПРИМЕР>

Фиг. 12 представляет собой временную диаграмму согласно одному примеру. Фиг. 13 представляет собой схему, иллюстрирующую работу согласно этому примеру. На Фиг. 13 операции мультиплексора 42А, схемы 41 генерации сигналов и триггерных схем 43А-43С являются такими же, как и операции в первом варианте осуществления.

Схема 40 настройки выводит сигнал PREACT при низком уровне, когда полупроводниковое запоминающее устройство 10 настроено для операции пост-активации. Схема 40 настройки выводит сигнал PREACT при высоком уровне, когда полупроводниковое запоминающее устройство 10 настроено для операции предварительной активации. Согласно второму варианту осуществления, сигнал PREACT=H.

Схема 44 генерации сигналов принимает сигнал LYSW_ACTB0<n> и сигнал LYSW_ACTB1<n>, чтобы генерировать сигнал SEL_AX0 для управления триггерными схемами, описанными ниже. Сигнал LYSW_ACTB0<n> и сигнал LYSW_ACTB1<n> генерируются с использованием команды предварительной зарядки и адресов BA0-BA2 блока памяти. Сигнал LYSW_ACTB0<n> и сигнал LYSW_ACTB1<n> подтверждаются поочередно (настраиваются на низкий уровень) каждый раз, когда вводится команда предварительной зарядки. Сигнал LYSW_ACTB0<n> и сигнал LYSW_ACTB1<n> подаются на синхровывод схемы-защелки 44С через логическую схему 44А «И-НЕ» и инверторную схему 44В. Выходной вывод/Q схемы-защелки 44С соединен с входным выводом D схемы-защелки 44С. Сигнал SEL_AX0 выводится из выходного вывода Q схемы-защелки 44С.

Логическая схема 45А «И-НЕ» принимает разрешающий сигнал EN_AX, который является выходным сигналом из схемы 41 генерации сигналов, и сигнал SEL_AX0, который является выходным сигналом из схемы 44 генерации сигналов. Выходной сигнал из логической схемы 45А «И-НЕ» подается на разрешающий вывод триггерной схемы 43D через инверторную схему 45В. Адрес R<17:14> строки вводится в триггерную схему 43D. Когда сигнал EN_AX подтвержден (настроен на высокий уровень) и сигнал SEL_AX0 подтвержден (настроен на высокий уровень), триггерная схема 43D фиксирует адрес R<17:14> строки и выводит фиксированный сигнал AX0<17:14>.

Сигнал SEL_AX0 вводит в инверторную схему 45С. Выходной сигнал из инверторной схемы 45С и разрешающий сигнал EN_AX вводятся в логическую схему 45D «И-НЕ». Выходной сигнал из логической схемы 45D «И-НЕ» подается на разрешающий вывод триггерной схемы 43Е через инверторную схему 45Е. Адрес R<17:14> строки вводится в триггерную схему 43Е. Когда сигнал EN_AX подтвержден и сигнал SEL_AX0 отвергнут (настроен на низкий уровень), триггерная схема 43Е фиксирует адрес R<17:14> строки и выводит фиксированный сигнал AX1<17:14>.

На Фиг. 13 схема 44 генерации сигналов, например, включена в состав управляющей схемы 25, показанной на Фиг. 2. Триггерные схемы 43A-43E включены в состав схемы-защелки 26 адреса, показанной на Фиг. 2.

В этом примере канал для адреса R<13:0> (AX<13:0>) строки, установленный командой активации, отделен от канала для адреса R<17:14> (AX<17:14>) строки, установленного командой предварительной зарядки. Это позволяет устранить необходимость обеспечения точности внутреннего времени для фиксирования адреса R<13:0> строки.

Кроме того, исходя из маркированной информации (сигнала SEL_AX0), канал для адреса R<17:14> строки делится на два канала для AX0<17:14> и AX1<17:14>. Таким образом, даже когда команда предварительной зарядки последовательно вводится в один и тот же блок памяти при каждом тактовом цикле (1tCK), может быть устранена необходимость обеспечения точности внутреннего времени для установления адреса R<17:14> строки.

MRAM, проиллюстрированная в вышеописанных вариантах осуществления, может быть магниторезистивным оперативным запоминающим устройством с технологией переноса спинового момента (STT-MRAM).

Кроме того, варианты осуществления были описаны с использованием MRAM, использующей магниторезистивные элементы, в качестве примера полупроводникового запоминающего устройства. Тем не менее настоящее изобретение не ограничивается MRAM и применимо к различным видам полупроводниковых запоминающих устройств вне зависимости от того, являются ли они энергозависимыми или энергонезависимыми. Вдобавок, настоящее изобретение применимо к резистивным запоминающим устройствам, похожим на MRAM, например, ReRAM (резистивная память с произвольным доступом) или PCRAM (оперативная память с изменением фазовых состояний).

Хотя были описаны конкретные варианты осуществления, эти варианты осуществления были представлены только в качестве примера и не предназначены для ограничения объема изобретений. В действительности, новые варианты осуществления, описанные в данном документе, могут быть воплощены во множестве других форм; кроме того, различные исключения, замены и изменения в форме вариантов осуществления, описанных в данном документе, могут быть сделаны без отступления от сущности изобретений. Приложенная формула изобретения и ее эквиваленты предназначены для охвата таких форм или модификаций, какие будут подпадать под объем и сущность изобретений.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении включения запоминающего устройства в состав системы без увеличения количества выводов или уменьшения скорости работы. Полупроводниковое запоминающее устройство содержит блоки памяти, каждый из которых включает в себя массив ячеек памяти; линии слов, соединенные со строками в каждом из блоков памяти; первую схему-защелку адреса, которая предназначена для полного адреса строки, определяющего одну из линий слов, причем полный адрес строки включает в себя первый адрес строки и второй адрес строки; и вторую схему-защелку адреса, которая предназначена для полного адреса столбца, определяющего один из столбцов блока памяти, при этом первая схема-защелка адреса принимает первую команду и вторую команду и включает в себя первую схему-защелку, которая предназначена для первого адреса строки, и вторую схему-защелку, которая предназначена для второго адреса строки; первая схема-защелка фиксирует первый адрес строки в ответ на первую команду, вторая схема-защелка фиксирует второй адрес строки в ответ на вторую команду, причем первая схема-защелка и вторая схема-защелка являются отдельными друг от друга, и вторая схема-защелка адреса принимает вторую команду и фиксирует адрес столбца в ответ на вторую команду. 2 н. и 11 з.п. ф-лы, 13 ил.

1. Полупроводниковое запоминающее устройство, содержащее:

блоки памяти, каждый из которых включает в себя массив ячеек памяти;

линии слов, соединенные со строками в каждом из блоков памяти;

первую схему-защелку адреса, которая предназначена для полного адреса строки, определяющего одну из линий слов, причем полный адрес строки включает в себя первый адрес строки и второй адрес строки; и

вторую схему-защелку адреса, которая предназначена для полного адреса столбца, определяющего один из столбцов блока памяти,

при этом:

упомянутая первая схема-защелка адреса принимает первую команду и вторую команду и включает в себя первую схему-защелку, которая предназначена для первого адреса строки, и вторую схему-защелку, которая предназначена для второго адреса строки,

упомянутая первая схема-защелка фиксирует первый адрес строки в ответ на первую команду,

упомянутая вторая схема-защелка фиксирует второй адрес строки в ответ на вторую команду,

причем первая схема-защелка и вторая схема-защелка являются отдельными друг от друга, и

упомянутая вторая схема-защелка адреса принимает вторую команду и фиксирует адрес столбца в ответ на упомянутую вторую команду.

2. Устройство по п. 1, в котором каналы для первого адреса строки и второго адреса строки являются отдельными друг от друга.

3. Устройство по п. 1, дополнительно содержащее управляющую схему, выполненную с возможностью генерировать разрешающий сигнал для первой схемы-защелки на основе первой команды и генерировать разрешающий сигнал для второй схемы-защелки на основе второй команды.

4. Устройство по п. 1, дополнительно содержащее два канала для первого адреса строки.

5. Устройство по п. 1, дополнительно содержащее:

управляющую схему, выполненную с возможностью генерировать маркированную информацию, которая отличает две первые команды друг от друга, когда упомянутые две первые команды вводятся последовательно,

при этом:

упомянутая вторая схема-защелка включает в себя первую часть и вторую часть,

упомянутая первая часть фиксирует второй адрес строки, соответствующий одной из упомянутых двух первых команд, на основе маркированной информации; и

упомянутая вторая часть фиксирует второй адрес строки, соответствующий другой из упомянутых двух первых команд, на основе маркированной информации.

6. Устройство по п. 1, дополнительно содержащее контактные площадки, используемые для приема извне первого адреса строки и второго адреса строки и совместно используемые первым адресом строки и вторым адресом строки.

7. Устройство по п. 1, в котором

первая команда является командой активации, и

вторая команда является командой считывания/записи.

8. Устройство по п. 1, в котором

первая команда является командой предварительной зарядки, и

вторая команда является командой активации.

9. Устройство по п. 1, в котором массив ячеек памяти включает в себя магниторезистивный элемент.

10. Устройство по п. 1, в котором полупроводниковое запоминающее устройство является магниторезистивным оперативным запоминающим устройством с технологией переноса спинового момента (STT-MRAM).

11. Устройство по п. 1, в котором

упомянутая первая схема-защелка адреса принимает первую команду синхронно с тактовым сигналом,

упомянутая вторая схема-защелка адреса принимает вторую команду синхронно с упомянутым тактовым сигналом, и

разность времени между первой командой и второй командой представляет собой один тактовый цикл.

12. Устройство по п. 1, в котором

упомянутая первая схема-защелка адреса принимает первую команду на первом нарастающем фронте тактового сигнала и первый адрес строки на упомянутом первом нарастающем фронте и первом спадающем фронте тактового сигнала, и

упомянутая вторая схема-защелка адреса принимает вторую команду на втором нарастающем фронте тактового сигнала, второй адрес строки на втором спадающем фронте тактового сигнала и адрес столбца на упомянутом втором нарастающем фронте и упомянутом втором спадающем фронте тактового сигнала.

13. Полупроводниковое запоминающее устройство, содержащее:

блоки памяти, каждый из которых включает в себя массив ячеек памяти;

линии слов, соединенные со строками в каждом из блоков памяти;

схему-защелку адреса, выполненную с возможностью фиксирования полного адреса строки, определяющего одну из линий слов, причем полный адрес строки включает в себя первый адрес строки и второй адрес строки, причем схема-защелка адреса принимает первую команду и вторую команду, чтобы фиксировать упомянутый первый адрес строки и упомянутый второй адрес строки в соответствии с упомянутой первой командой и упомянутой второй командой, соответственно; и

управляющую схему, выполненную с возможностью генерировать маркированную информацию, которая отличает две первые команды друг от друга, когда упомянутые две первые команды вводятся последовательно,

при этом:

каналы для первого адреса строки и второго адреса строки выполнены с возможностью быть отдельными друг от друга,

упомянутая схема-защелка адреса включает в себя первую часть и вторую часть,

причем первая часть фиксирует второй адрес строки, соответствующий одной из упомянутых двух первых команд на основе маркированной информации, и

при этом вторая часть фиксирует второй адрес строки, соответствующий другой из упомянутых двух первых команд на основе маркированной информации.