Устройство для сопряжения основной памяти с процессором Советский патент 1983 года по МПК G06F3/04 G06F13/00 

1 Изобретение относится к вычислительной технике и может быть исполь зовано при разработке устройств управления основной памятью, используемых в составе процессора. Известны устройства для сопряжения основной памяти с процессором, содержащие по числу групп блоков памяти регистры адреса, информационные регистры и выходные регистры, узел коррекции, формирователь корректирующего кода и группу элементов И-ИЛИ СПНедостаток этого устройства состоит в низком быстродействии. Наиболее близким по технической сущности к предлагаемому является устройство для -сопряжения основной памяти с процессором, содержащее информационный и адресный регистры, входной и выходной регистры, группу элементов И-ИЛИ, узел коррекции, формирователь корректирующего кода, два элемента ИЛИ, узел выборки блоjKa памяти и узел синхронизации f 2 }. Недостаток известного устройства .состоит в низком быстродействии, так как при выдаче каждого информационного слова из памяти в процессор осуществляется задержка на время обработки этого слова в узле коррек ции. Целью изобретения является повыше ние быстродействия устройства. Поставленная цель достигается тем что в устройство, содержащее информа ционный, регистр, информационный и управляющий входы которого соединены соответственно с первым информаци онным входом устройства и первым выходо узла синхронй зации, первый, BTSpoCf, третий и четвертый входы которого являются соответственно входами сигН9ЛОВ Чтение, Запись, Синхронизации и Готовность устройства, выходной регистр, выход которого соединен с первым информационным выходом устройства, первый и второй информационные входы соответственно с BxcflOM и выходом формирователя ется по кольцу. При появлении си|- нала на первом выходе кольцевого регистра 36 вырабатывается строб прие ма на регистр 1, а на элементе И 37 строб приема на информационный регистр 3. Информация, принятая на регистр 1, подается на дешифратор 2, а также по адресным выходам 17 посту в блок памяти. Под воздействием 36 адресной информации и управляюсцего сигнала с выхода узла 9 дешифратор 2 вырабатывает на выходе 21 сигналы, обеспечивающие выбор (обращение) к соответствующему блоку памяти. При наличии нескольких блоков памяти, использующих общие информэционные и адресные магистрали сигнал готовности на входе 13 представляет собой результат совпадения сигналов готовности от каждого из блоков памяти данной группы и свидетельствует о том, что любой блок группы готов к работе с выхода информационного регистра 3 информация поступает для приема на выходной регистр 5 а также для приформирования дополнительных контрольных разрядов (например, по Хэммингу) в формирователь k. На входы формирователя 4 поступают определенные совокупности информационных разрядов информационного регистра 3« На выходах узлов 26 формируется дополнительные разряды, которые поступают на -входы выходного регистра 5. При совпадении сигнала На втором выходе кольцевого регистра Зб с сигналом на входе 11, на выходе элемента И 38 появляется строб приема на выходной регистр 5. Принятые в него основные разряды и дополнительные контрольные разряды через информационный выход 20 поступают в блок памяти. При поступлении в блок памяти сигнала Запись с выхода 15, сигнала обращения с выхода 21 блок памяти осуществляет запись информации с выхода 20 в ячейку, адрес которой укйзан на выходе 17При появлении сигналов на четвертом выходе кольцевого регистра Зб на выходе одновибратора 0 вырабатывается импульс, обеспечивающий установку в нулевое состояние триггера 32, прекращение поступления синхросигналов на вход синхронизации регистра 3 и установку устройства в исходное состояние. Признаком начала работы устройства в режиме чтения являются сигналы готовности и чтения на входах 13 и 10. Одновременно с появлением сигнала Чтение на входы 10 и на адресные входы 16 выдается информация, корректирукйцего кода, а управляющий вход - с вторым выходом узла синхронизации, третьим выходом подключен ного к управляющему входу дешифратора выбора блока памяти, выход которого является выходом обращения устройства, а информационный вход соединен с адресным выходом устройства и выходом регистра адреса, информационный вход которого является адресным входом устройства, блок коррекции, первым выходом соединенный с первыми информационными входами элементов И-ИЛИ группы, а информационным входом - с выходом входного регистра, информационный вход которого является вторым информацион ным входом устройства, введен элемент НЕ, причем выход информационно|го регистра соединен с первым информационным входом выходного регистра, управлякмций вход которого соединен с четвертым выходом узла синхронизации, а выход - с вто()ыми информационными входами элементов И-ИЛИ группы, выходы которых являются вторым информационным выходом устройст ва, а первые и вторы.е управляющие входы соединены соответственно с вто рым выходом блока коррекции и выходо элемента НЕ, входом подключенного к второму выходу блок& коррекции и .выходу блокировки устройства, первый управляющий вход блока коррекции соединен с входом синхронизации прие .ма процессора устройства, а второй управляющий вход - с пятым выходом узла синхронизации, шестой и седьмой выходы которого являются соответственно выходами сигналов Чтение и Запись устройства. На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 функциональная схема блока коррекции на фиг. 3 функциональная схема формирователя корректирующего кода; на фиг. - функциональная схема узла синхронизации устройства. Устройство (фиг. 1) содержит регистр 1 адреса, дешифратор 2 выбора :блока памяти, информационный регистр 3, формирователь i корректирующего кода, выходной регистр 5, входной регистр 6, блок 7 коррекции,второй информационный выход 8, узел 9 синхронизации, вход 10 сигнала Чтение вход 11 сигнала Запись, вход 12 синхронизации, вход 13 сигнала Готовность, выход сигнала Чтение 14, выход 15 сигнала Запись, адрес ные вход 16 и выход 17, первый 18 и второй 19 информационные входы уст ройства, первый информационный выход 20 устройства, выход 21 обращени 364 устройства, элементы И-ИЛИ 22 группы, выход 23 блокировки, элемент НЕ 24 и вход 25 синхронизации приема процессора устройства. Блок 7 коррекции (фиг. 2) содержит три узла 26 свертки по модулю два, входы которых являются информационным входом блока, а выходы соединены соответственно со входами дешифратора 27 корректируемого раз-ряда, первым выходом блока и с первым входом элемента И 28. Выходы дешифратора 27 связаны с входами второго узла 26. Второй вход элемента И 28 связан со вторым управляющим входом блока, а. выход подключен к входу установки единицы триггера 29, выход которого соединен со вторым управляющим выходом блока, а вход установки нуля с первым управляющим входом блока. Формирователь 4 (фиг. З) корректирующего кода может быть выполнен как узел 26 сверток по модулю два. Узел 9 синхронизации (фиг. 4) со- держит элемент ИЛИ 30, элемент И ЗЬ триггер 32, элементы И ЗЗЗЗ, кольцевой регистр Зб сдвига, элементы И 37-39, формирователь импульса (одиовибратор) 0. Устройство работает следующим образом. Признаком начала работы устройства в режиме записи являются сигналы готовности и записи, поступающие соответственно из блока памяти и процессора (не показаны), через входы 13, 11 и осуществляющие запуск узла. Одновременно с появлением сигнала Запись на входе 11 на адресный вход 1б выдается адрес ячейки блока, памяти, по кторо блока памяти, по которому необходимо произвести запись, информации, выданной на информационном входе 18. Сигнал записи в узле 9 проходит через элемент ИЛИ 30 и при совпадении с сигналом готовности на элементе И 31 производит установку ,в единицу триггера 32 Единичный потенциал с выхода триггера 32 разрешает прохождение синхросигналов со входа 12 на вход синхронизации кольцевого регистра 36, обеспечивает выдачу сигнала Запись с элемента И 35 в блок памяти по выходу 15, а также посту1пает на управляющий вход дешифратора 12 выбора блока памяти. Исходно, до начала работы в последнем разряде кольцевого регистра 36 записана единица, которая в процессе работы, при поступлении сигналов на вход синхронизации, переписывается в первый, второй и .д . разряды и двигауказывающая адрес ячейки блока памя;ти, которая должна быть прочитана. Сигнал чтения осуществляет установку в единицу триггера 32, разрешает прохождение снихросигналов на вход синхронизации кольцевого регистра 36, обеспечивает выдачу сигнала Чтение с элемента И 3 на выход И, выдает сигнал на управление дешифратором 2 При появлении сигнала на первом выхо де регистра Зб осуществляется прием адресной информации на регистр 1. Информация с регистра 1 . поступает в дешифратор 2 и через адресные выходы 17 подается в адресную . магистрал блока памяти, . При совпадении на элементе И 39 сигнала с второго выхода кольцевого регистра Зб с сигналом Чтение на входе 10 формируется строб приема на входной регистр 6. Считывание из блока памяти информации, принятой на входной регистр 6 , производится при наличии сигнала Чтение на выхо де и сигнала выбора (обращения). на выходе 21. Информация без дополнительных . контрольных разрядов с входного регистра 6 через элементы И-ИЛИ 22 (на вторых управляющих входах исходно присутствует разрешающий потенциал) поступает, на выход 8, и далее в процессор. Эта же информация с дополнительными контрольными разрядами поступает в блок 7 (фиг. 2). На выходе третьего узла 2б формируется сигнал, указывающий на наличие или отcj/тствие ошибки в поступившей из блока памяти информации. При наличии ошибки появляется сигнал на первом входе элемента И 28, который совпадает с управляющим сигналом, поступающим из узла Э с третьего выхода регистра Зб, и устанавливается в единицу триггера 29. Единичный потенциал триггера 29 поступает на выход 23 обеспечивает разрешение прохождения информации 366 из блока 7 через элементы И-ИЛИ 22 на выход 8 и создает на выходе элемента НЕ 2 сигнал, запрещающий прохождение на выход 8 содержимого входного регистра 6. На первом узле 2б и дешифраторе 27 происходит определение конкретного неисправного разряда информации, а на втором узле 2б производится коррекция этого разряда. Откорректированная информация поступает на первые информационные входы элементов И-ИЛИ 22. Сигнал Q выхода 23 запускает в процессоре выдержку времени, в течение которой блокируется прием инфорнации с выхода В в регистры процессора. Продолжительность блокировки определяется как суммарное время задержки прохождения информации с входного регистра 6 через первый узел 26, дешифратор 27, второй узел 26 и элементы И-ИЛИ 22. В результате этой блокировки строб приема информации в процессоре сформируется в тот момент, когда на выходе 8 присутствует откорректированная информация. В случае отсутствия ошибки триггер 29 не взводится. Отсутствует сигнал блокировки, строб приема в процессоре вырабатывается в тот момент, когда на выходе 8 присутствует информация, прошедшая через элементы И-ИЛИ 22 непосредственно с выходов входного регистра 6. Установка триггера 29 в нулевое состояние осуществляется по сигналу на входе 25 устройства, поступающему из процессора после приема информации с выхода 8 на регистры процессора. При появлении сигнала на четвертом выходе регистра 36 в узле 9 производится установка в нулевое состояние триггера, 32, остановка движения единицы в регистре 36, т.е. установка устройства в исходное состояние. Таким образом, предлагаемое устройство позволяет сократить дЛительность цикла выдачи информации из основной памяти в процессор,что и позволяет повысить быстродействие устройства.

/J

21

«

17

10

11

9

12

16

УСТРОЙСТВО Дт СОПРЯЖЕНИЯ ОСНОВНОЙ ПАМЯТИ С ПРОЦЕССОРОМ, содержащее информационный регистр, информационный и управляющий входы которого соединены соответственно с первым информационным входом устройства и первым выходом узла синхронизации первый, второй, третий и четвертый входы которого являются соответственно входами сигналов Чтение Запись, Синхронизации и Готовность устройства, выходной регистр, выход которого соединен с первым информационным выходом устройства, первый и второй информационные входы - соответственно с входом и выходом формирования корректирующего кода, а управлящий вход - с вторым выходом узла синхронизации, третьим выходом подключенного к управляющему входу дешифратора выбора блока памяти, выход которого является выходом обращения устройства, а информационный вход соединен с адресным выходом устройства и выходом регистра адреса, информационный вход которого является адресным входом устройства, блок коррекции, первым выходом соединенный с первыми информационными входами элементов И-ИЛИ группы, а информационным входом - с выходом входного регистра, информационный вход- которого является вторым информационным входом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введен элемент НЕ, причем выход информационного регистра соединен с первым информационным входом выходного регистра, управляющий вход которого соединен с четвертым выходом узла синхронизации, а выход - с вторыми информационными входами элементов -И-ИЛИ группы, выходы которых являются вторым информационным выходом устройства, а первые и вторые управляющие входы соединены соответственно с вторым выходом коррекции и выходом 00 элемента НЕ, входом подключенного к второму выходу блока коррекции и вы1C ходу блокировки устройства, первый со управляющий вход блока коррекции О) соединен с входом синхронизации приема процессора устройства, а второй управляющий вход - с пятым выходом узла синхронизации, шестой и седьмой выходы которого являются соответственно выходами сигналов Чтение и Запись устройства.

20

1

19

6

1В

г- 2

22

23

Фиг.1

S.

0

фиг 2

фи.З

10

А-

30

11

J/

13

/4

3k

L//fl- Oeaiutppamop 2

15

3S

//гг регистр 3

J7

На регистр /

f ape&ucmp J ,

55

На регистр в

39

BysejfT

j

5