Аналоговое запоминающее устройство Советский патент 1983 года по МПК G11C27/00 

:о эо :о

ч1 Изобретение относится к аналогов вычислительной технике и может быть использовано для запоминания в устройствах обработки аналоговой инфор мации, устройствах автоматики, изме рительной и вычислительной техники. По основному авт. св. 1003147 известно аналоговое запоминающее устройство, содержащее блок управления, блоки памяти, коммутатор, сумматор, цифро-аналоговый преобразователь, блок формирования адреса и блок вычитания, вход которого сое динен с выходом цифро-аналогового преобразователя и входом сумматора, выход сумматора является выходом устройства, а второй вход подключен к выходу первого блока памяти, выход блока вычитания соединен с входами блока выбора адреса и первого блока памяти, управляющие входы которых подключены к выходам блока управления, выход, коммутатора соеди нен с входом цифро-аналогового преобразователя, входы коммутатора сое динены с выходами второго блока памяти, блока управления и блока формирования адреса, второй вход блока вычитания-является входом устройства 1 . Цель изобретения - повышение точности устройства. Поставленная цель достигается тем, что в аналоговое запоминающее устройство введены компаратор и второй сумматор, выход которого сое динен с третьим входом блока формит рования адреса, первый вход второго сумматора соединен с выходом компаратора, вход которого соединен с первым входом блока вычитания, второй вход второго сумматора соединен с вторым входом второго блока памят На чертеже приведена функциональ ная схема предлагаемого устройства. Устройство содержит блок 1 вы.читания, блок 2, первый блок 3 па, мяти, коммутатор 4, цифро-аналоговый преобразователь 5, сумматор 6, второй блок 7 памяти, блок 8 управления, компаратор 9, сумматор 10. Компаратор 9 принимает значение О или 1 на выходе в зависимости от знака входного сигнала. Можно использовать компараторы ИМС 252, 521 597 или любые другие, отвечающие по порогу срабатывания и быстродействию характеристикам ЗУ. Одним операндом для сумматора 10 является код, находящийся в блоке 7 памяти, а другим - единица в младшем разряде блока 2. Сумматор 10 может быть выполнен на интегральных схемах 176, 133, 155 серий. Устройство работает следующим образом. В режиме запиЪи сигнал поступает на вход устройства и на вход компаратора 9. Аналого-цифровой преобразователь, образованный блоком 1, блоком 2, коммутатором 4 и цифроаналоговым преобразователем 5, дискретизирует входной сигнал. На выходе блока 2 находится цифровой эквивалент преобразований части входного сигнала, на выходе цифро-аналогового преобразователя 5 - дискретизированный аналоговый эквивалент. Аналогоцифровое преобразование по методу поразрядного уравновешивания обеспечивает аналоговый эквивалент по модулю меньше входного сигнала. Поэтому на выходе блока 1 и, соответственно, на входе блока 3 будет положительная величина при положительном входном сигнале и отрицательная при отрицательном, причем по модулю она превышает величину одной дискреты аналого-цифрового преобразования. 3 случае применения при преобразовании метода последовательного приближения аналоговый эквивалент по модулю всегда больше входного сигнала и знак выходной величины блока 1 вычитания отрицательный при положительном сигнале и положи-; тельный при отрицательном. По окончании преобразования в блоке 2 находится код. На выходе цифро-аналогового преобразователя 5 присутствует аналоговое напряжение, соответствующее этому коду. При положительном входном сигнале код остается неизменным. При отрицательном входном сигнале код необходимо уве личить на величину младшего значащего разряда. Для этого напряжение с выхода блока 2 поступает на один из входов сумматора 10, на другой вход которого поступает выходное напряжение с компаратора 9. При отрицательном входном напряжении в сумматоре 10 происходит увеличение кода на величину младшего разряда. Это напряжение поступает на один из входов блока 2. При любом из этих методов входной сигнал блока 3 памяти является двухполярным. Введение компаратора 9 и сумматора 10 позволяет после окончания аналогоцифрового преобразования корректировать код блока -2 и аналоговый эквивалент так, что сигнал на выходе блока 1 вычитания и на входе блока 3 имеет одну полярность независимо от знака входного сигнала. Это достигается тем, что при входном сигнале одной полярности цифровой код остается неизменным, а при сигнале другой полярности код увеличивается на младший значащий разряд. В этом случае аналоговый эквивалент по моулю больше входного сигнала при дной полярности его и меньше при ругой. Сигнал на входе блока 3 паяти имеет одну полярность при любом

знаке входного сигнала. Поэтому можно выходной сигнал блока 1 вычитания перед записью в блок 3 памяти усиливать предварительно не в К, а в 2К раз при неизменном динамическом диапазоне блока памяти. После записи сигнала в блок 3 процесс за,писи заканчивается.

В режиме хранения на блоки 3 и 7 никаких сигналов не подается.В блоке 7 никаких )1зменений информацией не происходит. В блоке 3 под воздействием внешних факторов или процессов происходит некоторое изменение информации .

В режиме считывания под воздействием управляющих сигналов происходит считьшание информации из блоков 3 и 7 и сложение ее на сумматоре б, Выходной сигнал сумматора б равен

и Ug 4 Uj, ±uU,

где Ug - дискретизированный аналоговый сигнал на выходе цифроаналогового преобразователя 5;

и f, - аналоговый сигнал на выходе

блока 1 ;

41) - сигнал ошибки, определяемый блоком 3.

Причем в блок 3 записывается сигнал . В процессе хранения возникает ошибка и при считывании сигнал блока 3. равен 2К±иот.аи. При суммировании, выходной сигнал блока 3 уменьшается в 2К раз. Поэтому

и « Uat--b--- -2 9u-J a«

i о 2К

Ug+ Utt fibf|-4- - В известном устройстве ошибка, вносимая блоком 3, составляет ; от.ан. в два раза больше, чем в предлагаемом.

Таким образом, предлагаемое устройство имеет в два раза большую Точность по сравнению с известным :за счет введения компаратора и сумматора.

АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО по авт. св. № 1003147, отличающееся тем, что, с целью повышения точности устройства, в него введены компаратор и второй сумматор, выход которого соединен с третьим входом блока фор-i мирования адреса, первый вход второго сумматора соединен с выходом компаратора вход которого соединен с первым входом блока вычитания, второй вход второго сумматора соелхинен с вторым входом второго блока памяти.