Устройство для управления памятью Советский патент 1983 года по МПК G11C29/00 G06F9/00 

подключены соответсзтвенно к выходам элементов И второй и третьей групп, выходы седьмого и восьмого регистров соединены соответственно с первыми и с вторыми входами элементов ИЛИ группы, третьи,четвертые и пятые входы подключены соответственно к выходам элементов И пятой, шестой и седьмой групп, вторые выходы первого

и второго компараторов соединены с .входами первого элемента И, выход которого подключен к первому входу втоРО О элемента И, втррой вход которого сбёдйнен с вторым выходом третьего .компаратора, выходы элементов ИЛИ группы являются одними из выходов блока, другим выходом которого является выход второго элемента И,

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ, содержащее первый регистр, входы которого являются входами обращения устройства, а выходы подключены к входам коммутатора, выходы которого являются управляющими выходами устройства, и блок анализа данных, входы и одни из выходов которого являются соответственно информационными входами и выходами устройства, а другой выход является выходом .сигнала неисправностиустройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежjSjTOCTH устройства, в него вв.едены второйи третий регистры, блоки сравнения, дешифратор, первый элемент ИЛИ и первая группа элементов И, причем входы первой и второй групп входов блоков сравнения подключены соответственно к выходам второго регистра и к выходам третьего регистра, а входы третьей группы входов блоков сравнения соединены с одними из входов первого регистра, первый выход одного из блоков сравнения подключён к первому входу первого элемента И первой группы, первый вход каждого из последующих элементов И первой группы соединен с выходом предыдущего элемента И первой группы, первые выходы других блоков сравнения подключены к вторым входам элементов И первой группы, управляющие входы и вторые выходы блоков сравнения соединены соответственно с выходами дешифратора и с входами перг врго элемента ИЛИ, выход последнего из элементов И первой группы соеДЙ ней с первыми управляющими входами коммутатора и блока анализа данных, вторые управляющие входы которых подключены к выходу первого элемента ИЛИ, входы второго и третьего регистров и входы дешифратора являются соответственно адресными и .ляющйми входс1МЙустройства. 2. Устройство по П.1, л и чающееся тем, что блок анализа данных содержит компараторы, регистры с четвертого по восьмой, элемент ИЛИ, группы элеме.тов И. с второй по седьмую, группу элементов ИЛИ и элементы И, причем ;первые входы элементов И второй и (Л пятой групп, третьей и шестой групп, четвертой и седьмой групп соответственно объединены и являются входами блока, вторые входы элементов И вто- л рой, третьей и четвертой групп объе. динены и являются первым управляющим входом блока, вторые входыэлементов И пятой, шестой и седьмой групп объединены и являются вторым управля щим входом блока, выходы элементов И второй, третьей и четвертой групп, по цключены соответственно к входам четвертого, пятого и шестого регистров , одни из входов первого и второг компараторов соединены с выходами того регистра, выходы четвертого ре- г гистра подключены к другим входам первого компаратора и одним из входов третьего компаратора, другие входы. | которого соединены с выходами шесто- J го регистра и другими входами второго компаратора, первые выходы первого и третьего компараторов подключены к входам второго элемента ИЛИ, выход которого и первый выход второго компаратора соединены соответственно с управляющими входами седьмого и ; восьмого, регистров, входы которых

Йзобретение относится к вычислГиН тельной технике и может быть испольэовано ПРИ построении цифровых вычислительньрс систем и автоматизированны систем управления.

Известно устройство, содержащее блоки обработки данных, главную память, панель управления, буферную память l .

Наиболее близким к предлагаемому является устройство для управления памятью, содержащее регистр, блок коммутации, три накопителя и блок анлиза/ причем каждый из L +W-M выхоДов регистра соединен с одним из L+N+M входов блока коммутации, который содержит три группы по L+K+M выходов, причем каждый выход конкретной группы соединен с одним из L+K+M входов соответствующего номеру группы накопителя, каждый из М выходов каждого накопителя соединен с одним из М входов одной из трех групп входов блока анализа, соответствующей номеру накопителя где L , N, М - разряд.ность кода операции, адресной части и информационной части требования ни обслуживание. Причем N-K+F, где р - число разрядов адресной част требования, отводимой под номер накопителя, к - число разрядов адреса ячейки (или группы ячеек) 2 .

Недостатком известного устройства является низкая надежность, так как оно не обеспечивает динамическое распределение требований на хранение информации и режимов хранения в зависимости от плотности входного потока команд обращения и загруженности управляемой памяти или от приоритета поступающей на хранение информации..

Цель изобретения - повышение надежности устройства для управления памятью.

Поставленная цель достигается тем что в устройство для управления памятью, содержащее первый регистр, входы которого являются входами обращения устройства, а выходы подключены к входам коммутатора, выходы которого являются управляющими выходами устройства, и блок анализа данных, входы и одни из выходов которого являются соответственно информационными входами и выходами устройства, а другой выход является выходом сигнала неисправности устройства, введены второй и третий регистры, блоки сравнения, дешифратор, первый элемент ИЛИ и первая группа элементов И, причем входы первой и второй групп входов блоков сравнения подключены соответственно к выходам второго регистра и к выходам третьего регистра, а входы третьей группы входов блоков сравнения соединены с одними из входов первого регистра, первый выход одного из блоков сравнения подключен к первр1иу входу первого элемента И первой группы, первый вход каждого из последующих элементов И первой группы соединен с выходом предьщущего элемента И первой группы, первые выходы других блоков сравнения подключены к вторым входам элементов И первой группы, управляющие входы и вторые выходы блоков сравнения соединены соответственно с выходами дешифратора и со входами первого элемента ИЛИ, выход послед-него из элементов И первой группы соединен с первыми управляющими входами коммутатора и блока анализа данны вторые управляющие входы которых подключены к выходу первого элемента ИЛ входы второго и третьего регистров и входы дешифратора являются соответственно адресными и управляющими вхоДс1ми устройства.

Блок анализа данных содержит компараторы, регистры с четвертого по восьмой, второй элемент ИЛИ, группы элементов И с второй по седьмую, группу элементов ИЛИ и элементы И, причем первые входы элементов И второй и пятой групп, третьей и шестой групп, четвертой и седьмой групп соответственно объединены и являются входами блока, вторые входы элементов И второй, третьей и четвертой групп объединены и являются первым управляющим входом блока, вторые входы элементов И пятой, шестой и , седьмой групп объединены и являются вторым управляющим входом блока, выходы элементов И второй, третьей и четвертой групп подключены соответ ственно к входам четвертого, пятого и шестого регистров, одни из входов первого и второго компараторов сое-динены с выходами пятого регистра, выходы четвертого регистра, подключены к другим входам первого компаратора и одним из входов третьего компаратора, другие входа которого соединены с выходами шестого регистра и другими входами второго компаратора, первые выходы первого и третьего компараторов подключены к вхо дам второгсэ элемента ИЛИ, выход которого и первый выход второго компаратора соединены соответственно с управля ющйми входами седьмого и вось мого регистров, входы которых подклю чены соответственно к выходам элеме тов И второй и третьей групп, выходы седьмого и восьмого регистров сое динены соответственно с первыми и с вторыми входами элементов ИЛИ группы третьи, четвертые и пятые входы кото рых подключены соответственно к выхо дам элементов И пятой, шестой и седь мой групп, вторые выходы первого и второго компараторов соединены с вх дами первого элемента И, выход которого подключен к первому входу второго элемента.И, второй вход которого соединен с вторым выходом тр тьего компаратора, выходы элемен,тов ИЛИ группь являются одними из выходов блока, другим выходом котор го является выход второго элемента На фиг. 1 представлена функциональная схема предлагаемого устройс ва; на фиг. 2 и 3 - функциональные схемы блока анализа данных и блока сравнения соответственно. Предлагаемое устройство содержит первый регистр 1,; ком утатор 2. На фиг. 1 показаны накопители 3 управ(ляемой памяти. Устройство содержит также блок 4 анализа данных, второй регистр 5, блоки 6 сравненля первую группу элементов И 7, первый элемент или 8, дешифратор 9 и третий регистр 10. На фиг. 1 обозначены Н входов 11, В входов 12 и М входов 13 обращения устройства (где В - разрядность кода операции; Н - разрядность адресной части; М,.- разрядность информационной части), командыобращения, причем RsK+C (где К - число разрядов адреса ячейки или группы ячеек управляе мой памяти; С - число разрядов кода номера управляемого накопителя). Блок анализа данных содержит (фиг.2) вторую 14,, третью 142, Четвертую 14, пятую 15, шестую 15 и седьмую 153 группы элементов И, четвертый 16, пятый 17, шестой 18, седьмой 19 и восьмой 20 регистры, : первый 21, второй 22 и третий 23 компараторы, первый 24 и второй 25 элементы И, второй элемент ИЛИ 26 и группу элементов ИЛИ 27. Каждый блок сравнения содержит фиг.З) восьмую группу .элементов И 28, девятый регистр 29, четвертый;, компаратор 30, девятую группу элементов И 31, десятый регистр 32, пятый компарахор 33, третий элемент ИЛИ 34 и третий элемент И 35. На фиг. 1 и 2 обозначены также информационные выходы 36 и выход 37 сигнала неисправности устройства, первый 38 и второй 39 упрайляющие входы блока анализа данных. Регистры 5 и 10 имеют К разрядов каждый. Коммутатор 2 имеет Ч выходов и несколько групп по М выходов, причем число групп выходов соответствует числу контролируемых накопителей 3-. Устройство работает следующим образом. При включении устройства на его входы 11 - 13 (фиг.2) начинают поступать требования на запись и чтение данных, т.е. команды обращения. Каждое требование поступает на регистр 1, предназначенный для хранения кода требования до момента его обслуживания устройством. При этом К первых из входов 11 (разрядов адресной части) требования поступают в блоки 6 для анализа режима хранения записываемой или считываемой информации. Если информация записывается в режиме контрольного хранения, то . поступающий в компараторы 30 и 33 (фиг.З) каждого блока 6 адрес ячеек не попадет в области памяти, задавае,мые граничными адресами, хранящимися в.регистрах 29 и 32 блоков 6. С выходов блоков б (фиг.1) на первые управляющие входы 1соммутатора 2 и блока 4 поступает сигнал, обеспечивающий запись информации одновременно во все, например в три, накопители 3 (аналогично и для операции чтения, которая при этом реализуется с последующим анализом достоверности считанной информации в блоке 4)., Если плотность входного потока требований велика (что чревато быстрым заполнением накопителей 3 « при преобладании операций записи и потерей части требований), то выделяют области памяти, одинаковые во всех накопителях 3, в которые информация записывается и потом считывается в режиме самостоятельного хранения, В таком случае на входы р гистра 5 подают наименьший адрес выделяемой области памяти. Подавая на вход дешифратора 9 код номера оч редного блока 6, записывают в регис ры 29 и 32 выбранного блока б посту пившие в регистры 5 и 10 граничные адреса. Таким образом, области конт рольного хранения в накопителях 3 могут чередоваться с областями само стоятельного хранения, что особенно удобно при наличии в потоке требова ний, отличающихся различными приорТй тетами. Если адрес, поступивший с вхо- дов 11 на входы блоков б в их компараторы 30 и 33, попадает в область памяти, задаваемую граничными адресами, хранящимися в регистрах 29 и 32, то через элемент ИЛИ 8 на вторьзе управляющие входы блоков 2 и 4 поступает сигнал, который обеспечивает запись (считывание) информации только в один из накопи телей 3 в соответствии с его номеipoM, поступившим с части С входов 1 на регистр 1. При этом в блоке 4 не осуществляется анализ на достовер ность считанной информации. Коммутатор 2 выполняет коммутаци кода требования на один (в соответствии с кодом его номера) или одновременно на все накопители 3 в зависимости от режима хранения, который определяет поступающие на управляющие входы коммутатора 2 сигналы. Сигнал с первого управляющего входа обеспечивает прохождение сигналов с входов коммутатора 2 на все накопите ли 3. Сигнал с второго управляющего входа коммутатора 2 осуществляет про хождение требования только на один из накопителей 3 в соответствий с кодом его номера. Блок 4 предназначен для анализа (сравнения) данных, полученных в режиме.контрольного хранения от всех, например трех, накопителей 3, и выдачи требуемого кода процессору или другому абоненту. Режим контроль ного хранения обеспечивается сигналом, поступившим на вход 38 блока 4 При этом обеспечивается прохождение сигнала, поступившего на первый вход ,каждого из элементов И 14 -14 (фиг.2). Таким образом, в регистры 16, 17 или 18 заносится информация, считанная из соответствующего регистру 16, 17 или 18 накопителя 3. Причем регистр 19 дублирует регистр 16, а регистр 20 - регистр 17. В компараторах 21 - 23 считанные из разных накопителей 3 данные сравниBa iT. При Совпадении, данных они поступают через элементы ИЛИ 27 на.- входы 36 устройства. При несовпадении данных на выход 37 подается сигнал, который информирует абонента о неисправностях в накопителях 3. ,При поступлении сигнала на вход 39 блока 4 разрешается прохождение сигнала через каждый элемент И . При этом информационные сигналы поступают только на одну из групп элемёнтов И 15, , 15я или 15i (режим самостоятельного хранения), и на входы элементов ИЛИ 27 поступают сигналы только из одной группы элементов И 15 , 152 или 15, причем контроль достоверности считанных данных не осуществляется. Регистры 5 и 10 предназначены для хранения граничных адресов областей самостоятельного хранения информации до момента занесения их в регистры 29 и 32 одного из блоков б. Дешифратор 9 управл ет записью граничных адресов в один из блоков 6, соответствующий коду, поданному на входы дешифратора 9. Блоки б предназначены для хранения граничных адресов, сравнения поступившего адреса с граничными и формирования управляющих сигналов режима хранения информации в накопителях 3 информации. Для этого при записи гра} ичных адресов с выхода дешифратора 9, соответствующего выбранному блоку б, на управляющий вход блока б подают сигнал, обеспечивающий прохождение сигналов на входы регистров 29 и 32. . При поступлении входного адреса параллельно в компараторы 30 и 33 на их выходах формируются управляющие сиг.налы, соответствующие условиям попадания входного адреса в область граничных адресов, хранящихся в регистрах 29 и 32. Таким образом, предлагаемое устройство обеспечивает динамическое распределение требований и режимов хранения, определяемое плотностью входного потока команд обращения, загруженностью накопителей 3 или приоритетом поступающей на хранение нформации. Например, если плотнЪсть входного потока команд обращения невелика, то каждое сообщение при наличии свободных областей памяти записывается во все. накопители 3 в ежиме контрольного хранения. При том повышается достоверность хранения информации. С увеличением лотности входного потока обращений ли .при отсутствии свободных областей амяти в накопителях 3 выделяют обасть индивидуального хранения пу.м.задания граничных адресов области, что исключает потери информации.; Технико-экономическое преимущесто предлагаемого устройства заклюается в его более высокой надежости по сравнению с прототипом.

Ты

«

/:

(З

}J

Г

s

«Si