Микропрограммное устройство управления Советский патент 1984 года по МПК G06F9/22 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах с микропрограммным управлением. Известно микропрограммное устройство управления для цифровой вычислительной машины, содержаш,ее накопитель запоминаюшего устройства, регистры - адресный и микрокоманд, дешифратор, генератор тактовых импульсов, логические элементы И и ИЛИ 1. В состав регистра микрокоманды в этом устройстве входят оперативная часть, представляющая собой информацию об импульсах управления; адресная часть, представляющая собой информацию адреса следующей микрокоманды. Формирование адреса следующей микрокоманды осуществляется путем коррекции текущего адреса в некоторых разрядах по счетному входу триггеров. Условные переходы осуществляются также путем коррекции кода адреса. При этом выполняются специальные микрокоманды, содержащие элементарные операции, которые опрашивают какой-либо выработанный признак, и по этому признаку производится коррекция некоторого определенного разряда адреса. Таким образом осуществляется ветвление по выделенному признаку. При ветвлении по ряду признаков необходимо вьшолнение ряда микрокоманд, что замедляет процесс анализа логических условий и удлиняет общее время выполнения команд в цифровой вычислительной мащине. Наиболее близким к предлагаемому является микропрограммное устройство управления, содержащее блок памяти микрокоманд, генератор тактовых импульсов, регистр адреса и коммутатор, первая группа информационных входов которого соединена с первой группой п выходов (, 2, ...) кода адресного поля блока памяти микрокоманд, вторая группа выходов кода адресного поля блока памяти микрокоманд, вторая группа информационных входов которого соединена с группой выходов комутатора, вход синхронизации регистра адреса соединен с первым выходом генератора тактовых импульсов, второй выход которого соединен с входом синхронизации регистра микрокоманд, информационный вход которого соединен с выходом кода поля операций блока памяти микрокоманд, группа адресных входов которого соединена с группой выходов регистра адреса, выход регистра микрокоманд соединен с выходом микроопераций устройства 2. Работа устройства осуществляется путем выборки из блока памяти микрокоманд в регистр микрокоманд и исполнения последовательности микрокоманд. По окончании выборки очередной команды из оперативной памяти ее код операции передается в регистр операции и хранится там до конца выполнения команды. При выполнении команды с ветвлением происходит срабатывание дещифратора, выходы которого подключают соответствующее логическое условие, по которому происходит переход по признаку, т. е. формирование необходимого адреса перехода. В случае необходимости ветвления по другому признаку микрокоманда, настроенная на этот признак, выполняет следующий условный переход. Таким образом, для осуществления логических переходов по ряду признаков необходимо выполнение ряда микрокоманд, что значительно замедляет работу устройства, особенно при анализе совокупности признаков, возникающих одновременно, например, при обработке многих потоков данных и требующих немедленной реакции устройства управления. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что в микропрограммное устройство управления, содержащее блок памяти микрокоманд, регистр микрокоманд, генератор тактовых импульсов, регистр адреса и коммутатор, первая группа информационных входов которого соединена с первой группойп выходов кода поля (71 1, 2, ...) блока памяти микрокоманд, вторая труппа выходов кода адресного поля которого соединеннее первой группой информационных входов регистра адреса, вторая группа информационных входов которого соединена с группой выходов коммутатора, вход синхронизации регистра адреса соединен с первым входом генератора тактовых импульсов, второй выход которого соединен с входом синхронизации регистра микрокоманд, информационный вход которого соединен с выходом кода поля операций блока памяти микрокоманд, группа адресных входов которого соединена с группой выходов регистра адреса, выход регистра микрокоманд соединен с выходом микроопераций устройства, введены схема сравнения,л элементов запрета, т элементов И и и элементов ИЛИ, выходы которых соединены с информационными входами второй группы коммутатора, первый и второй входы i-ro (i 1, 2, ..., n) элемента ИЛИ соединены соответственно с выходом i -го элемента запрета и с выходом i -го элемента И, первые входы которых соединены с i -м выходом кода адресного поля группы блока памяти микрокоманд, второй вход i -го элемента запрета соединен с i -м выходом кода поля ветвления группы блока памяти микрокоманд и с i -м информационным входом схемы сравнения, выход которой соединен с управляющим входом схемы сравнения, выход которой соединен с управляющим входом коммутатора, второй вход i -го элемента И соединен с i -м входом логических условий устройства. На чертеже представлена функциональная схема предлагаемого устройства. Устройство содержит блок 1 памяти микрокоманд с полями 2 кодов микроопераций, 3 ветвления, 4 старших разрядов кода адре.са и 5 младших разрядов кода адреса, выход 6 микроопераций, входы 7 логических условий, регистр 8 микрокоманд, схему 9 сравнения, элементы 10 запрета, элементы И 11, элементы ИЛИ 12, коммутатор 13, .регистр 14 адреса, генератор 15 тактовых импульсов. Устройство работает следуюшим образом. В исходном режиме блок 1 памяти микрокоманд находится в режиме чтения и на его выходах формируется информация, соответствующая содержимому регистра 14 адреса, (цепи занесения начального адреса выполнения команды в адресный регистр не показаны). В поле 2 кодов микроопераций выбирается код очередной микрокоманды для управления внешним устройством. В поле 4 старших разрядов кода адреса формируется старшая часть адреса перехода следующей микрокоманды, поступающая на вторую группу входов регистра 14 адреса. Если в поле 3 ветвления нули, то в поле 5 кода младших разрядов адреса указывается младшая часть адреса перехода следующей микрокоманды. Нули с выхода поля 3 ветвления поступают на схему 9 сравнения, которая формирует управляющий потенциал, подключающий поле 5 кода младших разрядов адреса перехода через коммутатор 13 к первой группе входов регистра 14 адреса. При поступлении импульса с выхода генератора тактовых импульсов происходит занесение информации в регистр 14, а также в регистр 8 микрокоманд. После чего в блоке 1 памяти микрокоманд за счет изменения информации в регистре 14 выбираются данные для нового поля 2 кода микроопераций, 3 ветвления, 4 старших и 5 младших разрядов адреса очередной микрокоманды, а с выхода регистра 8 микрокоманд поступают на выход 6 для исполнения микрокоманды внешним устройством. В результате выполнения микрооперации внешним .устройством формируются признаки логических условий, которые поступают на входы 7 устройства, Выборку логических условийосуществляют позиционньш кодом ПОЛЯ 5 кода младших разрядов адреса. Единица определенного разряда этого кода указывает на подключение соответствующего разряда логического условия, нуль - на его запрет. Коды выбранных разрядов логических условий через элементы И 11 и ИЛИ 12 поступают на коммутатор 13. Нули поля 5 младших разрядов адреса поступают на входы элементов 10 запрета, подключая фиксированные кодовые комбинации из поля 3 -ветвления. Эти комбинации дополняют выбранное подмножество разрядов логических условий до полноразрядного адреса, который через коммутатор 13 поступает в младшую часть адресного регистра 14. При выбранном подмножестве из п ло-. гических условий количество возможных переходов из определенного адреса будет равно 2. В блоке 1 памяти микрокоманд этому соответствует 2 различных адресов. Дополняющие коды, указанные в поле 3 ветвления, являю.тся «привязкой этой группы адресов в блоке 1 памяти. Выбор дополняющих кодов может осуществляться произвольным образом. Это дает возможность перемещения групп адресов условных переходов в блоке 1 памяти для плотного их размещения. Состояния разрядов поля 3 ветвления, не входящие в дополняющие коды, на адрес перехода не влияют. Поэтому эти разряды могут быть использованы для указания наличия разветвлений в микропрограммах в случае нулей в дополняющем поле. Ненулевой код поля 3 ветвления вызывает срабатывание схемы 9 сравнения, выходной сигнал которой поступает на коммутатор 13, подключая сформированную младшую часть адреса к первой группе входов регистра 14 адреса, которая с приходом очередного импульса с выхода генератора 15 тактовых импульсов вызывает новую выборку микрокоманд с блока 1 памяти. Таким образом, за один такт работы предлагаемое устройство позволяет осуществлять логический -анализ любого подмножества внешних логических условий, что в конечном итоге повышает быстродействие этого устройства по сравнению с прототипом, в котором отсутствует возможность анализа любого подмножества логических условий за один такт работы.

. i

f

И

10

11

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок памяти микрокоманд, регистр микрокоманд, генератор тактовых импульсов, регистр адреса и коммутатор, первая группа информационных входов которого соединена с первой группой п выходов кода поля (п 1, 2, ...) блока памяти микрокоманд, вторая группа выходов кода адресного поля которого соединена с первой группой информационных входов регистра адреса, вторая группа информационных входов которого соединена с группой выходов коммутатора, вход синхронизации регистра адреса соединен с первым выходом генератора тактовых импульсов, второй выход которого соединен с входом синхронизации регистра микрокоманд, информационный вход которого соединен с выходом кода поля операций блока памяти микрокоманд, группа адресных входов которого соединена с группой выходов регистра адреса, выход регистра микрокоманд соединен с выходом микроопераций устройства, отличающееся тем, что, с целью увеличения быстродействия, оно дополнительно содержит схему сравнения,п элементов запрета, я элементов И и п элементов ИЛИ, выходы которых соединены с информационными входами второй группы коммутатора, первый и второй входы i -го (i 1, 2, ...,ri) элемента ИЛИ соединены соответственно с выходом i -го элемента запрета и с выходом i -го элемента И, первые входы которых соединены с i -м выходом кода адW ресного поля группы блока памяти микрокоманд, второй вход i -го элемента запрета соединенс i -м выходом кода поля ветвления группы блока памяти микрокоманд и с i -м информационным входом схемы сравнения, выход которой соединен с управляющим входом коммутатора, второй вход i -го элемента И соединен с i-м входом логических условий устройства. х

м

/f

12

i f

/J -

/«