Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием /его варианты/ Советский патент 1984 года по МПК G06F5/02 

2. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием, содержащее элемент И, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения возможности преобразования отрицательных двоичных чисел в прямом коде, устройство содержит полусумматор, элемент ИЛИ, элемент задержки и узел тактирования, причем информационный вход устройства соединен с первым входом полусумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу переноса полусумматора, выход элемента ИЛИ через элмент задержки подключен ко второму входу полусумматора, тактовый вход устройства соединен с информационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу элемента И.

3. Устройство по пп. 1 и 2, отличающееся тем, что узел тактирования содержит триггер и коммутатор, выход которого соединен с выходом узла, информационные входы коммутатора подключены к прямому и инверсному выходам триггера, счетный вход которого соединен с информационным входом узла, управляющий вход узла соединен с управляю1цим входом коммутатора.

1. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием, содержащее элемент И, отличающееся тем, что, с целью расширения области применения устройства за счет оберпечения возможности преобразования отрицательных двоичных чисел в прямом коде, устройство содержит одноразрядный сумматор, два элемента задержки и узел тактирования, причем информационный вход устройства соединен с первым входом одноразрядного сумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И через первый элемент задержки соединен со вторым входом одноразрядного сумматора, вы9 ход переноса одноразрядного сумматора через второй элемент задержки соединен с третьим входом одноразрядного сумматора, тактовый вход устройства соединен с и формационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу г элемента И. со с

1

Изобретение относится к цифровой вычислительной технике и может быть использовано в арифметических устройствах ЭВМ, работающих в системах счисления с отрицательными основаниями.

Известно, что любое число А моп

жет быть представлено как А .L.fc-6

где В -1 и О 4 b .SПодобное

представление чисел позволяет записывать положительные и отрицательные числа без специального указания знака. Выполнение арифметических операций при этом заключается только в действиях над собственно числами, каких-либо операций над знаками производить не приходится, что упрощает выполнение арифметических операций 1 .

Устройства, работающие в системе счисления с отрицательным основанием, могут работать совместно с обычной двоичной аппаратурой, и ЭТО требует перевода чисел из одной системы счисления в другую. Задача эта может решаться программным путем 2

Однако это не всегда является удобным, так как требует использования универсальных вычислительных машин.

Наиболее близким к предлагаемому по технической сущности является устройство для преобразования двоичного кода в код системы счисления с отрицательным (минус - двоичным) основанием, содержащее два триггера, элементы И, И-НЕ, НЕ, причем счетный вход первого триггера соединен с тактовым входом второго триггера,с тактовым входом устройства, информационный вход которого подключен к первым входам первого элемента И.и первого элемента И-НЕ и ко входу элемента НЕ, выход которого соединен с первыми входами второго элемента И второго элемента И-НЕ, прямой и инверсный выходы первого триггера подключены ко вторым входам первого и второго элег ентов И соответственно, выходы которых соединены с установочными входами второго триггера, прямой и инверсный выходы которого соединены со вторыми входами второго и первого элементов И-НЕ соответственно, выходы которых подключены ко входам третьего элемента И-НЕ, выход которого является выходом устройства Csj. Недостатком данного устройства является малая область применения, поскольку оно предназначено для пре образования двоичных чисел в дополнительном коде. Если двоичные числа отрицательные .и представлены в прямом коде, то приходится использоват преобразователь прямого кода в допо нительньй и обратно, что примерно вдвое увеличивает оборудование и уменьшает быстродействие. Цель изобретения - расширение об ласти применения устройства за счет обеспечения возможности преобразова ния двоичных чисел в прямом виде. Поставленная цель достигается тем, что устройство для преобразова ния двоичного кода в код системы . счисления с отрицательным основанием, содержащее элемент И, содержит одноразрядный сумматор, два элемента задержки и узел тактирования, причем информационный вход устройства соединен с первым входом одноразрядного сумматора, выход суммы которого соединен с первым входом элемента И и выходом устройства, вы ход элемента И через первый элемент задержки соединен со вторым входом одноразрядного сумматора, выход переноса одноразрядного сумматора через второй элемент задержки соедине с третьим входом одноразрядного сум матора, тактовый вход устройства со динен с информационным входом узла тактирования, знаковый вход устройства соединен с управляющим входом узла тактирования, выход которого подключен к второму входу элемента Кроме того, устройство для преоб разования двоичного кода в код системы счисления с отрицательным осно ванием, содержащее элемент И, содер жит полусумматор, элемент ИЛИ, элемент задержки и узел тактирования, -причем информационньй вход устройст ва соединен с первым входом полусум матора, выход суммы которого соединен с первым входом элемента И и выходом устройства, выход элемента И подключен к первому входу элемент ИЛИ, второй вход которого подключен к выходу переноса полусумматора, выход элемента ИЛИ через элемент задержки подключен ко второму входу полусумматора, тактовый вход уст ройства соединен с информационным входом узла тактирования, знаковый 44 вход устройства соединен с управляющим входом узла тактирования, выход которого подключен .к второму входу элемента И. Узел тактирования содержит триггер и коммутатор, выход которого соединен с выходом узла, информационные входы коммутатора подключены к прямому и инверсному выходам триггера, счетный вход которого соединен с информационным входом узла, управляющий вход узла соединен с управляющим входом коммутатора. На фиг. 1 представлен первый вариант выполнения устройстваJ на фиг. 2 - второй вариант выполнения устройства-, на фиг. 3 - пример выполнения узла тактирования; на фиг. 4 - другой пример вьтолнения узла тактирования. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием по первому варианту (фиг. 1) содержит одноразрядньй сумматор 1, элемент И 2, элементы задержки 3, 4 и узел тактирования 5. Информационный вход 6 устройства соединен с.первым входом сумматора 1, выход суммы которого подключен к выходу 7 устройства и первому входу элемента И 2, выход которого соединен со входом элемента задержки 3. Выход переноса сумматора 1 подключен ко входу элемента задержки 4. Выходы элементов задержки 3 и 4 соединены со вторым и третьим входами сумматора 1 соответственно. Знаковый вход 8 устройства подключен к управляющему входу узла 5, информационный вход которого соединен с тактовым входом 9 устройства, а выход - со вторым входом элемента И 2. Устройство для преобразования двоичного кода в код системы счисления с отрицательным основанием по второму варианту (фиг. 2) содержит полусумматор 10, элемент И 2, элемент ИЛИ 11, элемент задержки 3 и узел тактирования 5. Информационный вход 6 устройства соединен с первым входом полусумматора 10, выход суммы которого подключен к выходу 7 устройс тва и к первому входу элемента И 2, выход которого соединён с -первым входом элемента ИЛИ 1i, второй вход которого подключен к выходу переноса полусумматора 10,, выход элемента ИЛИ 11 через элемент задержки 3 подключен ко второму входу полусумматора to. Знаковый вход 8 устройства подключен к -управляютцему входу узла 5s информационный вход которого с тактовым входом 9 устсоединенройствад а выход - со вторым входом элемента И 2. Узел тактирования 5 предназначен для пропуска в зависимости от знака преобраэуемог о числа только четных апи только нечетных тактовых импух ьсов из серии импульсов, из ко го.рых поставлзн в соответствие очере/. разряду преобразуемого чис-гш i поступающему на вход устройства в последовательной форме. Выполнение узла S может быть самым разнообразаь н. Например э как показано на фиг, 3j узел 5 содержит триггер 12 к коммутатор 13, выход которого является вькодок узла- 5, управляющий вход соединен с управляющим входом узла 5 (соединенного совходом 8 устройства)S а информационные вхо- ды подключены к прямому и инверсному вьЕсодам триггера 12, счетный вход ко7орого подключен к информационному входу узла 5 (соединенному со входом 9 устройства), KoMi syTaTop 13 может бытьJ например, выполнен на элементах И lAj 15s МИ 16 (может быть выполнен такясе и по другому, например на логических элементах другого типа Триггер 12 перед началом работы обнуляется сигналом, поступаю дим на его установочный вход. Узел 5, вьшол ненный таким образом, может быть лрименен в случаеj если сигнал на ; 1ходе 8 является потенциальным (поддерживается постоянным в течение всего времени работы устройства), Ес ли сигнал на входе 8 импульсный, узел 5 может быть вьтолнен на триггере 17, прямой выход которого является выходом узла 5. счетный вход со динен с информационным входом узла 5 (входом 9)s управляющий вход кото рого (вход 8) соединен с установочным входом триггера 17 осуществляя предварительную установку триггера Устройство работает следующим об разом , В первом варианте в случае преоб разования положительных чисел узел 5 подает разрешающий сигнал на второй вход элемента И 2 в четные работы устройства5 т,е, в те так 46 ты, когда на вход 6 поступают четные разряды преобразуемого двоичного кода. Преобразуемое двоичное число в прямом коде должно быть представлено п (t+2) разрядами, где t число двоичных разрядов., обеспечивающее динамический диапазон преобразуемых двоичных чисел. При выбранной схемной реализации узла 5 тактовые сигналы, поступающие по входу 9, должны несколько опережать соответствующие им информационные сигналы на входе 6 с тем, чтобы к моменту появления сигнала на выходе суммы сумматора I переходные процессы в схеме узла 5 бьши уже закончены и элемент И 2 был наделено закрыт (или открыт) по второму входу, при этом в случае наличия 1 на выходе суммы сумматора 1 (в четном такте) она проходит через открытьй элемент И 2 на вход элемента задержки 3, с выхода которого она в следзпощем такте поступает на второй вход сумматора 1, В случае образования 1 на выходе переноса сумматора 1, она, будучи задержанной на один такт (элементом задержки 4), приходит на третий вход сумматора 1. Процесс преобразования покажем на примере преобразования двоичного кода С 00111 в код системы счисления с отрицательным основанием. В первом такте работы значение 1 младшего разряда кода С, поступающее на вход сумматора 1, проходит на его выход, а следовательно, на выход 7 устройства. Элемент И 2 в первом такте закрыт отсутствием разрешающего сигнала на выходе узла 5. Во втором такте значение 1 второго разряда кода С (нумерация разрядов идет со стороны младших) также поступает на выход 7, однако ввиду того что на выходе узла 5 присутствует разрешающий сигнал, это значение, кроме того, проходит на вход элемента задержки 3, который осуществляет его запоминание до начала следующего (третьего) такта. В третьем такте значения 1 поступают как на первый, так и на второй входы сумматора 1. При этом на выходе сумматора 1 формируется значение О (которое поступает на выход 7, а на выходе переноса - значение 1, которое запоминается элементом задержки 4 до начала четвертого такта). В четвертом такте на первый и второй входы сумматора 1 поступают значения О, а на трет вход (с выхода элемента задержки 4) - значение 1. На выходе суммы сумматора 1 при этом формируется значение 1, которое поступает на выход 7 устройства и через открытый элемент И 2 (поскольку на выходе уз ла 5 в четвертом такте подан разрешающий сигнал) - на вход элемента задержки 3. В пятом такте значение 1 с йыхода элемента задержки 3 по тупает на второй вход сумматора 1, формируя на его выходе суммы значение 1, которое поступает на выход 7. Таким образом, на выходе 7 устройства за пять тактов формируется код А 11011, который является пре ставлением кода С в системе счисления с отрицательным основанием В- -2(А (-2)И-(-2Й + (-2)-0 ч +)(-2) 1 + (-2)- 1 16 -8 + 0-2 + 1 7; С + + + + 2.1+2-1 0 + 0 + 4 + 2+1 7). При преобразовании отрицательных чисел работа устройства аналогична описанной вьше с той лишь разницей, что подача разрешающего сигнала на выходе узла 5 осуществляется в нече ные такты работы устройства. Во втором варианте (фиг. 2) логика работы по существу та же. Узел 5 функционирует идентично тому, как было показано в первом варианте вьщает сигналы на выходе только в четные такты работы устройства при преобразовании положительных чисел (значение О на входе 8) или только в нечетные такты работы устройства при преобразовании отрицательных чисел (значение 1 на входе 8) 1 поступает на один из входов элемента ИЛИ 11 либо в случа возникновения сигнала 1 на выходе суммы полусумматора 10 в том такте, когда на выходе узла 5 имеется разрешающий сигнал, либо в случае возникновения сигнала 1 на выходе переноса полусумматора 10. Логика работы устройства исключает одновременное появление сигналов 1 на обоих входах элемента ИЛИ 11. В случае появления сигнала 1 на одном из входов элемента ИЛИ 4 он проходит на вход элемента задержки 3, который осуществляет его запоминание до начала следующего такта. Полусумматор 10 осуществляет последовательное преобразование разрядов двоичного кода, начиная с младшего, следующим образом. Если в предыдущем такте на вход элемента задержки 3 не поступал сигнал 1, данный разряд преобразуемого кода проходит на выход 6 без изменения; если в предыдущем такте на вход элемента задержки 3 поступал сигнал 1, данный разряд преобразуемого кода инвертируется. Таким образом, предлагаемое устройство при небольшом количестве оборудования позволяет осуществлять преобразование двоичного кода в код системы счисления с отрицательным основанием. По сравнению с прототипом данное устройство позволяет осуществлять преобразование как положительных, так и отрицательных чисел, заданных прямым кодом (без предварительного преобразования прямого кода в дополнительный), что позволяет в этом случае расширить область применения устройства. При своей реализации второй вариант при незначительном увеличении такта работы требует меньшего количества оборудования и является предпочтительным.

Риг.З

фиг.2