Устройство для умножения Советский патент 1984 года по МПК G06F7/52 

первый и второй выходы четвертого выходы которых являются соответственсумматора соединены соответственно но первым и вторььч выходлми дерева с входами пятого и шестого регистров, сумматоров.

1 129606

1.УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее счетчик итераций,.дешифратор множителя, коммутатор кратных, дерево сумматоров, сумматор с распространением переносов, регистр младшей части произведения, первый коммутатор, регистр дешифратора, причем входы первого коммутатора и коммутатора кратных соединены соответственно с входами множителя и множимого устройства, выход первого коммутатора соединен с входом дешифратора множителя, выход которого соединен с входом регистра дешифратора, выход которого подключен к управляющему входу коммутатора кратных, первьш и второй - выходы дерева сумматоров подключены к соответствующим входам сумматора с распространением переносов и являются выходами старшей Че1сти произведения устройства, выход сум атора с распространением переносов соединен с иходом регистра младшей части произведения, управляющий вход которого подключен к выходу счетчика итераций, а выход является выходом младшей части произведения устройства, выход счетчика итераций соединен с управляющим входом первого коммутатора, вход счетчика итераций является входом начала работы устройства, отличающееся тем, что, с целью уменьшения объема оборудования, оно содержит второй коммутатор и элемент И, причем вход младшего разряда множителя устройства соединен с первым входом элемента И, выход которого соединен с управляюпщм входом второго коммутатора, первый и второй входы которого соединены соответственно с входом множимого устройства и первым выходом дерева сумматоров, входы которого с первого (Л по шестой соединены соответственно с выходом второго коммутатора, выходами с первого по четвертый коммутатора кратных и вторым выходом дерева сумматоров, второй вход элемента И соединен с выходом счетчика итераций. 2. Устройство по п.1, о т л и чающееся тем, что дерево сумматоров содержит четыре сумматора и шесть регистров, причем первый, второй и третий вхоцы первого и второго сумматоров являются соответственно входами с первого по шестой дерева сумматоров, первый и второй вы-, ходы первого и второго сумматоров соединены соответственно с входами регистров с первого по четвертый, выходы которых соединены соответствен- но с входами третьего сумматора и первым входом четвертого сумматора, второй и третий входы которого соединены с первым и вторым выходами третьего сумматора соответственно.

Изобретение относится к вьчислительной те сршке и может быть использовано в процессорах бьстродействующих ЭВМ,.

Известны устройства для умножения содержащие коммутаторы кратньгх, регистры кратных, сумматоры с сохранением переносов, память с произвольным доступом LI J и 21.

Недостатком таких устройств является большой объем оборудования, обусловленный наличием памяти с прс извольным доступом, большого количества регистров, с:/мматоров.

Наиболее близким по технической сущности к изобретению является устройство д;тя умножения, содержащее счетчик итераций, дегаифратор множителя., ком рутатор кратных, ре гистры кратных, дерево су;-1маторон, сумматор с распрострйпением переносов и регистр младп1ей части произведения, причем входы дешифратора м южителл и коммутатора кратных соединены с шинами множителя и множимого соответствекн-О; выход дешифратора множителя исдклочен к упранляю1де -;у входу коммутатора кратных, вь.ходы которого подключены к входам регистров кратных, выходы которых подключенв: к входам дерева сумматоров, выходыкоторого соединены с вьгходньгг.ш шинами старшей-части произведения устройства и входами сум;--а-гора с распространением переносовJ вьжод которого подключен к входу регистра младшей части произведения, упра вляющий вход которого подключен к Hbixonv счетчика итераций, а выход - к выходной шине младшей части произведения устройства, вькод счетчика итераций подключен к. управляющему входу дешифратора множителя Гз .

Недостаток данного устройства большой объем оборудования, обусловленный наличием большого числа сумматоров, регистров кратных, регистров

Цель изобретения - уменьц;е;гис объема оборудования.

Поставленная цель дости ается тем, что устро-йство для умножения, 5 содержащее счетчик итераций, дешифратор множителя, коммутатор кратных, дерево сумматоров, сумматор с распространением переносов, регистр ьшадшей части произведения, первый 0 коммутатор, регистр дешифратора, причем входы первого коммутатора и коммутатора кратных соединены соотиетственно с входами множит-еля и -шожимого устройства, выход первого 15 коммутатора соединеьг с входом дешис ратора ;ножителя, выход которого соедине с входом регистр-а дешифратора, выход KOTOp(jro подключен к управляющему входу коммутатора крат20 ных, первый и второй выходы дерева сум1-- атороь т1Одключе} ы к соответствуюUkUM входам суг матора с распространением переносов и являются выходами старшей части произведения уст25 роьства, выход сумматора с распространением переносов с;оединен с входом pelис-гра .млйдщей части произведения, управляющий вход которого подключен к выходу счетчика итерацю, а выход

О является выходом младБ1ей части г;ронзведения устройства, выход счетчика итераций соединен с управляюгптм входом пер.пого коммз/татора, вход счетчика итераций является входом

с качала работь устройства, содержит второй коммутатор и элемент И, причем тгход младшего разряда множителя устройства соединен с первым входом элемента И, г-ыход которого

Q соединен с управляющим входом второго коммутатора, первый и второй входы которого соединены соответственно с входом множимого устройства и первым выходом дерева сумматоров,

5 входы которого с первого по шестой соединены соответственно с выходом второго коммутатора,выходами с первого по четвертый KOMMyTaTOpa кратных и }зторым вьосодом дерева сумматоров, в1Орой вход элемента И соединен с выходом счетчика итераций, Дерево сумматоров содержит четыр сумматора и шесть регистров, причем первый, второй и третий входы перво го и второго сумматоров являются со ответстзенно входами с первого по шестой дерева сзмматоров, первый, и второй выходы первого и второго сумматоров соединимы соответственно с входами регистров с первого по четвертый, выходы которых соединены соотпегствемно с входами третьего сумматора и первым входом четвертого сумматора, второй и третий входы которого соединены с первым и вторым входами треттэвго сумматора соответственно, первый и второй выходы четвертого сумматора соединены соOTBeTCTBeHfio с входами пятого и шестого регистров, выходь которых являются соответственно первым и вторым выходами дерева сумматоров. а чертеже представлена схема предлагаемого устройства для y -fnoжекия. Устройство содержит дерево 1 сумматоров, содержащее сумматоры 2-5 и регистры регистр 12 младшей части произведения, коммутатор 3 кратных, п.ервый 14 и второй 15 коммутаторы, дешифратор 16 множителя, регистр 17 дешифратора, счетчик 18 итерадий, элемент И 19, сумматор 20 с распространением переносов, входы множимого 21 и множителя 22, выходы старшей 23 и 2Д и младшей 25 частей произведения, Устройство для умножения работает следуюш.им образом. Итерации умножения начинаются с подачи операндов на вход коммутатора 13 кратных по входной шине 21 мно ){ого и на вход дешифратора множителя по входной шине 22 множителя. Множитель разделен на группы по девять разрядов. Группы выбраны так что они перекрываются на один разряд. При зтом вместо младшего рагэряда множителя на вход дешифратора 16 поступает логический нуль. Счетчик 18 итераций управляет последовательнос1-ью дешифрации групп разрядов множителя, начиная с младшей, Дешифрируемые девять разрядов разбиты на четыре группы по три разряда с перекрытием на один разряд. Каждая группа из трех разрядов управляет формированием своего кратного. Дешифрация трехразрядньгх групп производится дешифратором 16 в соответствии с таблицей, где приняты следующие обозначения: Л1 - сигнал, управляющий подачей на дерево сумматоров множимого, сдвинутого влево на один разряд; Л2 - сигнал, управляющий подачей на дерево сумматоров множимого, сдвинутого влево на два разряда; Л1 - сигнал, управляющий подачей на дерево сумматоров мно1 жимого, сдвинутого влево на один разряд в дополнительном коде; 1 Л2, - сигнал, управляющий подачей на дерево сумматоров множимого, сдвинутого влево на два разряда в дополнительном коде. Прочерк в графе таблицы означает, что все выходные сигналы дешифратора находятся в нулевом состоянии. После формирования в коммутаторе 13 кратных под управлением дешифратора 16 четыре кратных множимому поступают на вход дерева сумматоров, где производится их су 1мирование, Если младший разряд множителя имеет единичное значение, в первой итерации (единичное значение на выходе элемента И 19 j на вход дерева I сумматоров подается через коммутатор 15 пятое кратное, равное множимому. Во всех последующих итерациях на этот вход дерева сумматоров через коммутатор 15 подается частичное произведение (полусумма). Функция дерева сумматоров заключается Б том, чтобы, приняв на свои входы кратные множимому, сформированные в коммутаторе 13 кратных, по.чучить результат в коде с сохранением переносов. Логическое построение разрядов сумматоров выбрано таким, что из двоичных единичных или нулевых сигналов трех различных операндов формируются два выходных сигнала, которые представляют собой двоичную гумму (полусумму) единичных входных сигналов и перенос, возникающий при образовании этой суммы. S1 Результат сумг-дарования кратных на дереве сумматоров в виде сумм и переносов записьшается на регистры 10 и 11, которые являются .также выходными регистрами устройства. Одновременно с записью результата первой итерации на регистры 10 и 11 на дешифраторе происходит дешифрация след тощей группы из девяти разрядои множителя { начинается вторая итерация ) и сформированные дЧратные множимому поступают на вход дерева сумматоров. Одновременно с этим на вход дерева сумматоров поступает результат первой итерации ум ножения частичное произведение), сдвинутый на восемь разрядов вправо Содержимое регистра 10 поступает, че рез кoм ryтaтop 15 на вход дерева сумматоров, содержимое регистра непосредственно на вход дерева сумматоров. По мере выполнения итераци умп:ол;ения на регистрах 0 и 11 прои водится накапливание старшей части произведения в коде с сохранением переносеБ. Вь;;т,впгаемь е в каждой итерации во пемь разрядов частичного произведе;ия и Еиде сумм и переносов по с тупа ю на I-;xo,п сум1-1атора 20, где проис Х.;дит п :а-шедение переносов. Получен

Дешифрируемая т ре хра; рядная

группа множителя

j Кi К -ь i

О О О О

1

о о

Вьгходной сигнал

дешифратора

множителя

Л Л 2 Л 2 Л1 Л1 ные две шест1 ад,иат1фичные цифры младшей части произведения запоминаются в соответствующие разряды регистра 12 младшей части произведения. Записью на этот регистр цифр -1ладшей части произведения унравляет счетчик 18 итера1-Ц1Й. После окончания итераций старшая часть результата в коде с сахра(;г гием переносов сформированы в регистрах 10 и П, Младпая часть произведения сформирована в регистре 2 младшей части произведения. При ги рем-ножении чисел в предлагаемом устройстве количество итераций по cpeiaпению с прототипом увеличивается, но за счет того, что в предлагаемом устройстве отсутствуют регисгры кратных и дерево сумматоров содержит два уровня регистров по сравнению с тремя уровнями регистров м прототипе (каскадность каждой ступени устройства принята как в прототипеj , общее время выполнения умножения не увеличивается. Введение второго коммутатора, элемента И и новая организация связей позволяет исклю-чить из состава устройства регистры кратHiiiX, сократить количество с у ми агор о в и регистров, а такзке уменьшить их ра ряд1юсть.