Сумматор по модулю Советский патент 1985 года по МПК G06F7/50 G06F11/30 

111

Изобретение относится к вычислительной технике и может быть использовано при построении однородных вычислительных систем, функционирующих системе остаточных классов (СОК), а также прч. проектировании типовых элементов замены, работаюпщх по произвольному модулю, в системах контроля передачи дискретной информации.

Известно арифметическое устройство в системе остаточных классов, содержащее приемные регистры, дешифраторы, схему преобразования в допол нительньй код, матрицу запоминания результатов операций, схему выдачи результатов, в которых выходы , первого приемного регистра через ; перрый дешифратор, а выходы второго приемного регистра через второй дешифратор и схему преобразования в дополнительный код подключены к соответствующим входам матрицы запоминания результатов; выходы которой подключены к входам схемы, вьщачи результатов Щ,

Однако данное устройство обладает низким быстродействием выполнения операции вычитания, большими аппаратурными затратами и не допускает работу по произвольному модулю.

Наиболее близким по технической сущности к изобретению является устройство, содержардее управляемые, инверторы, позиционный и непозигщонный сумматоры, первые и вторые блоки ключей, инвертор, схему ИЛИ, выходы управляемых инверторов подключены к первым входам позиционного сумматора, первый и второй выходы которого подключены к соответствующим входам непозиционного сумматора, выходы которого подключены к вторым входам Первых блоков ключей, первые входы которых соединены с управляющим выходом ПОЗИЦИОННОГО сумматора и входом инвертора, выход которого подключен к первым входам вторых блоков ключей, вторые входы которых соединены со вторь1ми выходами позиционного сумматора и входом инвертора, выход которого подключен к пе{)вым входам вторых блоков ключей, вторые входы которых соединены с вторыми выходами позиционного сумматора и входом инвертора, выход которого подключен к первым входам вторых блоков ключей, вторые входы которых

49392

соединены с вторыми выходами позиционного сумматора, а выходы к второму входу злемента ИЛИ, первый вход которого соединен с выходами первых I блоков ключей 2J.

Однако это устройство характеризуется больпЕими аппаратурными затратами, результаты суммирования и вычитания вьщает в обратном и прямом

0 кодах соответственно, результат суммирования достоверен в ограниченном (: диапазоне изменения входных величин. Целью изобретения является повышение достоверности суммирования.

5 Поставленная цель достигается тем, что в сумматор по модулю, содержащий группу элементов И, блок суммирования, первьй узел формирования обратного кода, причем информаQ цио11ый вход первого узла формирования обратного кода является входом первого операнда сумматора, выход первого узла формирования обратного кода соединен с входом первого операнда блока суммирования, вход второго операнда которого является входом второго операнда сумматора, управляюприй вход первого узла формирования кода является входом кода операции сумматора, введены триггер, элемент И, формирователь импульсов и второй узел формирования обратного кода, причем выход блока суммирования соединен с информационным входом второго узла формирования обратного кода, выход которого является выходом сумматора, первые входы элементов И группы являются входами кода модуля сумматора, выходы -элементов И группы соединены с входом третьего операнда блока суммирования, выход переполнения которого соединен с первым входом элемента И, выход которого соединен с нулевым входом триггера, прямой выход которого соединен с вторыми входами элементов И группы,единичный вход триггера и вход формирователя импульсов объединены и являются входом запуска сумматора, выход формирователя импульсов соединен с вторым входом элемента И, управляющий вход второго узла формирования обратного кода объединен с входом кода операции сумматора.

На чертежеприведена структурная

5 схема предлагаемого сумматора по модулю.

Сумматор по модулю содержи-т первый и второй узлы 1 формирования об 3 ратного кода, блок 2 суммирования, элемент И 3, формирователь 4 импуль сов, триггер 5, группу 6 элементов И, вход 7 кода операхщи, входы 8 и 9 первого и второго оператщов сум матора, входы 10 кода модуля сумматора, вход 11 запуска сумматора, выход 12 сумматора. Управляклр1е входы узлов 1 формирования обратного кода объединены с входом 7 кода операции сумматора Для случая двоичного кодирования операндов узлы t представляют собой управляе1Ф1е поразрядные инверторы. .При унитарном кодировании операндов узлы 1 содержат схему перестановки и коммутатор, причем информационный вход узла формирования обратного кода соединен с первым входом коммутатора и входом схемы перестановки, выход последней соединен с вторым входом коммутатора, выход и управляющий вход которого являются выходом и управляю1Ч)ИМ входом узла формирования обратного кода. Информационный вход первого узла формирования обратного кода является вхо дом первого операнда сумматора, а выход соединен с входом первого опе ранда блока 2 суммирования.Блок 2 су мирования выполнен трехвходовым и гюжет быть реализован, например, на двухвхоДовых сумматорах, выход пере полнения его выполнен инверсным. Вход второго операнда блока суммиро вания является входом 9 второго операнда сумматора. Вход третьего операнда блока суммирования подключен к выходу группы 6 элементов И, первые, входы которых являются входо 10 кода модуля сумматора, а вторые входы объединены и подключены к пря мому выходу триггера 5, единичный вход которого объединен со входом формирователя импульсов 4 и являются входом 11 запуска сумматора. Фор мирователь импульсов 4 может бьггь вьгоолнен в виде триггера с одним устойчивым состоянием и фиксированHbw временем нахождения в нем, причем при переходе в исходное состояние на его выходе появляется импуль Вьпсод формирователя 4 импульсов сое динен с вторым входом элемента И 3 выход которого соединен с нулевым входом триггера 5, а первый вход с выходом переполнения блока 2 суммирования. Выход блока суммирования соединен с информационным входо 9 второго узла формирования обратного кода, выход которого является выходом 12 сумматора. Предлагаемое устройство работает следующим образом. Режим суммирования. Обозначим модуль, по которому работает блок суммирования, через рп, а модуль, по которому будет вьтолняться сложение, через ij., тогда модуль сумматора Р код которого будет подан на входы 10 устройства, определяется по формуле Рр Рр - PJ,. В исходном состоянии на входе 7 кода операции присутствует потенциал логической 1, при этом узлы формирования обратного кода не изменяют на своем выходе содержимого своих информационных кодов. На выходах 8-10 выставлены коды операндов а;, , ij и модуля сумматора р. Состояние триггера 5 безразлично. Формирователь 4 импульсов - в исходном состоянии. При подаче импульса на вход 11 запуска сумматора формирователь 4 импульсов переводится в рабочее состояние, триггер 5 устанавливается в единичное состояние и потенциал логической единицы с его прямого выхода, поступая на вторые входы группы 6 элементов И, разрешает прохождение кода модуля сумматора с входа 10 на вход третьего операнда блока суммирования, на выходе которого присутствует код суммы ,)f Oc3po. П) При наличии переноса из старшего разряда блока суммирования на его выходе переполнения присутствует потенциал логического О, которьй запретит прохождение импульса с выхода формирователя импульсов 4 (по возвращении его в исходное состояние) через элемент И 3 на нулевой вход триггера 5. На выходе 12 сумма-г тора до прихода очередного импульса запуска будет присутствовать код результата согласно (1). Если на выходе переполнения блока суммирования будет присутствовать потенциал л-огической 1, то импульс с рмн-рователя 4 пройдет через элемент И 3 и переведет триггер 5 в нулевое состояние, что приведет к снятию ко да модуля сумматора с входа третьего операнда блока 2 суммирования, Спустя время переходных процессов в блоках 3, 5, 6, 2 и 1 после поступпения импульса с формирователя 4 на выходе 12 сумматора будет присутствовать код суммы

/(oinotzimojpft. (2)

Режим вычитания отличается от режима суммирования тем, что на входе 7 кода операции присутствует потенциал логического нуля, при этом узлы 1 формируют на своих входах обратный код содержимого информациоииьк входов. Поэтому в случае пёреноса из старшего разряда блока сумки-, рования 2

(5,+ Ot2- Pc1wO 3pn, 3)

а при его отсутствии

p (2,+ ( р„ .

Предлагаемое устройство выдает достоверные результат в режиме суммирования и вычитания при всех воз- 1можных значениях операнда, В базо7 о

вом устройстве при использовании режима суммирования и условии р oi РП результат с точностью до инверсии получается неверным oCj 2 кроме того, базовое устройство вьщает результат суммирования в обратном, а результат вычитания - в прямом коде, что создает неудобства для последующей обработки информации. Предлагаемое устройство лишено этого недостатка, так как схемы формирования обратного кода выведены из состава позициоино1:о и непозиционного сумматоров и вьтолнены управляемым кодом операции сумматора.

Предлагаемое устройство имеет меньшие аппаратурные затраты, так как блок суммирования проще позиционного и непозиционного сумматоров базового устройства. Остальные функциональные элемента предлагаемого устройства не сложнее соответствующих в базовом устройстве.

СУММАТОР ПО МОДУЛЮ, содержаияй группу элементов И, блок сумг мирования, первый узел формирования обратного кода, причем информационный вход первого узла форм1{рования обратного кода является входом первого операнда сумматора, выход первого узла формирования обратного кода соединен с входом первого операнда блока суммирования, вход второго операнда которого является входом второго операнда сумматора, уяравлякятий йход первого узла формнрования обратного кода является вхопхж кода операции сумматора, о т л я ч а ю щ и и с я тем, чЮ, с .целью повышения достоверности суммирования, в него введены триггер, элемент И, формирователь импульсов и второй узел формирования обратного кода, . причем выкод блока суммирования соединен с информа11 онным входом второго узла формирования обратного кода, выход которого является выходом сумматора, первые входы элементов И группы являются входа а1 кода модуля С5 шатора; вькоды элементов И группы соединены с входом третьего Операнда блока cy o«иpoвaния, выход переполнения которого соединен с первым вход1ом элемента И, выход Которого соединен с .нулевым входом тригW гера, прямой вькод которого соединен с с вторыми входа)0{ элементов И группы, единичный вход триггера и вход фор вфовятеля импульсов объединены и являются вх(щом запуска сумматора, KJiKofl Формирователя импульсов соединен с вторым входом элемента И, управляющий вход второго узла формиро&д 4 Ф 00 вания обратного кода объединен с входом кода опера1щи сумматора. ;о

8 о-$