Микропрограммное устройство управления (его варианты) Советский патент 1985 года по МПК G06F9/22 

группой входов логических условий устройства, первый вход синхронизации устройства соединен с входом синхронизации регистра микрокоманд, группа информационных входов кото-, рого соединена с группой выходов бл ка памяти микрокоманд и с группой информационных входов.регистра адреса, входы установки в U и синхронизации которого соединены соответственно с входом начального пуска устройства и с вторым входом синхронизации устройства, отличающееся тем, что, с целью сокращения оборудования, оно содер0жит сумматор, причем вход младшего разряда первой группы сумматора соединен с выходом мультиплексора логических условий, остальные входы первой группы сумматора подключены к шине нулевого потенциала,вход старшего разряда второй группы сумматора соединен с стробирующим входом мультиплексора и является третьим входом синхронизации устройства, остальные вхопы второй ГРУППЫ сумматора соепинены с выхопами регистра адреса, группа выходов сумматора соединена с группой адресных входов блока памяти микрокоманд.

1. Мжсропрограммное устройство управления, содержащее блок памяти , регистр микрок(Я4анд, счетчик адреса, мультиплексор логических условий и дешифратор, причём rpyraia выходов деш11$рато{ а является группой управлтощих выходов устройства, группа выходов кода микроопет)аций регистра MHKJpoKOMaHA соединена с группой входов дешифратора, группу выхоI доз кода пpoвёpяe в x логических усло: ВИЙ регистра микрокоманд соединена ; с группой управлякицих входов муль; тйплексрра логических условий, груп па информационных входов которого явдяется группой входов логических условий устройства, первый вход синхр(анизации устройства соединен с входом синхронизации регистра микрокоманд, группа информационных входов которого соединена с группой выходов блока памяти микрокоманд и с группой информационных входов счетчшса адреса, счетный вход которого соединен с выходом мультиплексора логических условий, третий вход синхВСЕСОЮЗНАЯ. . Е тт:т-- .

Изобретение относится к цифровой вычислительной технике для построения различных программируемых управ ляемых устройств. Цель изобретения - сокращение объема оборудования за счет более эффективного использования объема блока памяти микрокоманд. На фиг. 1 представлена структурная схема предлагаемого устройства, вариант; на фиг. 2 - то же, второй вариант; на фиг. 3 и 4 - временные диаграммы работы устройства соответ ственно по первому и второму варианту. Микропрограммное устройство упра ления содержит (фиг., t, 2) блок 1 памяти микрокоманд, регистр 2 микро команд, счетчик 3 адреса, триггер 4 мультиплексор 5 логических условий, дешифратор 6, вход 7 начального пуска, первый 8, второй 9 и третий 10 входы синхронизации, группу 11 входов логических условий и группу 12 выходов, регистр 13 адреса и сумматор 14. Микропрограммное устройство управйения по первому варианту работает следующим оОраз.ом. Блок 1 памяти в предлагаемом устройстве разбит на две равные час ти, в одной из которых закодированы операционные, а во второй - адресные части микрокоманд микропрограммы. Взаимное расположение зтих частей зависит от исходного состояния триггера 4; при нулевом исходном состоянии триггера 4 и соединении информационного входа с нулем - в верхней части объема памяти кодируют операционные, а в нижней - адресные части микрокоманд; при единичном исходном состоянии триггера 4 и соединении входа D с единичным ло-. гическим уровнем - наоборот. Сигналом начального пуска (НП) счетчик 3 адреса и триггер 4 устанавливаются в нулевое состояние. Выходное состояние счетчика 3 и триггера 4 представляют собой в этом случае адрес, по которому выбирается нулевая линейка блока 1 памяти, где закодирована операционная часть первой микрокоманды микропрогpajiMbi. При этом по входу 8 устройства (на вход С.регистра 2 микрокоманд) поступает с определенным периодом синхронизирующий сигнал СИ1. Необходимое количество стробирующих сигналов и очередность их поступления определяются, например, устройством синхронизации, которое не входит в состав устройства. Смена микрокоманд (операционной ее части) в устройстве происходит по первому стробирующему сигналу СИ1 (на входе 8. устройства). Выполнение микрокоманды происходит в период между сменами микрокоманд (от одного СИ1 до следующего). После записи вьпсодного состояни блока 1 памяти по стробу СИ1 в регистр 2 микрокоманды коды микроо раций поступают на дешифратор 6, а коды условий (если они присутств в операционной части выполняемой микрокоманды) - на адресный вход мультиплексора 5.При снятии сигнала начального пуска с рхода 7 и поступлении втор го сигнала СИ2 (по входаЯ 9 устрой сТВа) происходят следующие операци Во-первых, если выполняемая мик рокоманда условная (т.в; на входе А мультиплексора 5 присутствует сигнал) и на входы 11 поступает условие, соответствующее коду, на выходе мультиплексора 5 формируется сигнал, стробируемый СИ2. Этот сигнал, поступая на вход +1 . счетчика 3, увеличивает содержимое последнего на единицу. Одновременно триггер 4 сигналом СИ2 устанавливается в единичное сос ояние. При этом на адресный вход блока 1 памяти поступает код, старший разряд которого представля ет собой выходное состояние триггера 4, а остальные разряды - выхо нре состояние счетчика 3 адреса, код на входе блока V памяти / является адресом адресной части сл дующей микрокоманды, т.е. он является адресом линейки, в которой закодирован адрес операционной части следующей микрокоманды, и на выходе блока 1 памяти, следователь но установится адрес операционной части следующей микрокоманды. Во-вторых, если выполняемая мик рокоманда не бьша условной (на вхо мультиплексора отсутствует код условия) или условие не выполнилось (на входах 11 условий отсутствует условие) - на выходе мультиплексо. ра 5 (следовательно, на входе +1 счетчика 3) присутствует нулевой сигнал. В результате содержимое (выходное состояние) счетчика 3 ос . тается неизменным, а выходное сост тояние триггера 4 меняется на противоположное (по сигналу СИ2 аа входе S триггера 4). Следовательно, на адресный в::од блока 1 памяти поступит адрес, стар пшй разряд которого поменялся, а младшие разряды остались неизменными по сравнению с адресом выполняемой микрокоманды. Кроме того, на выходе блока 1 памяти в этом случае установится адрес операционной части микрок-)манды, следующей за выполняемой. При поступлении третьего стробирующего сигнала СИЗ (третий строб) по входам 10 устройства (входы С счетчика 3 адреса и триггера 4) с . выхода блока 1 памяти адрес операционной части следующей микрокоманды запиIшется в счетчик 3, при этом триггер 4 установится в исходное нулевое состояние, так как на информационном входе триггера установлен О (для детного варианта устройства). Сигнал СИЗ имеет длительность значительно меньшую, чем быстродейг ствие блока 1 памяти, что обеспечивает считывание в счетчик 3 адреса ад реса операционной части следующей (ново.й) микрокоманды. по сигналу . СИЗ до появления на вьгходе блока 1 операционной части этой новой микрокоманды по ее адресу. Таким образом, на входе блока 1 установлен адрес операционной части следующей микрокоманды, т.е. адрес линейки, в которой закодирована опе рационная часть следующей микрокоманды. При этом на выходе блока 1 присутствует операционная часть этой следующей микрокоманды,, которая переписывается в регистр 2 микрокоманд при появлении очередного ситнал а СИ1 на входе 8 устройства. Цикл выбора адреса следующей (за выполняемой) микрокоманды повторяется. Устройство (фиг.2) работает слеующим образом. По сигналу начального пуска устройства, поступающему на вход установки О регистра 13 адреса, поседний устанавливается в исходное нулевое состояние, представляющее собой адрес операционной части , икрокоманды,выполняемой первой. тот адрес через сумматор 14 без зменения проходит на вход блоа 1 памяти, вызывая появление на ыходе последнего операционной части микрокоманды, выполняемой пер-, ой, т.е. по указанному адресу из перационной части объема памяти ыбирается линейка, в которой закодирована операционная час-кь микрокоманды, выполняемой первой. Так как одновременно с сигналом начального пуска на вход записи регистра 2 микрокоманд поступает первый синхронизирующий сигнал СИ1, разрешающий запись в него, то вы.ходное состояние блока 1 памяти (оп рационная часть первой микрокоманда) запишется в регистр 2 микрокомакп и через дешифратор 6. поступа йа управляющие вЬпсоды 12 устройства (сигнал СИ1 поступает на вход записи регистра 2 микрокоманд извне по все время присутствия сигнала начального пуска на входе уста новки в О регистра 13 адрес я частота следования СИ1 определяется частотой следования тактовых импульсов, например, генератор тактов устройства синхронизации, не входящего в состав предлагаемого устройства)-. После снятия сигнала начального пуска с входа 7 устройства на его входе to появляется сигнал СИ, поступаннций на старщий разряд группы В информационных входов сум матора 14 на стробйрующий вход мул типлексора 5 логических ус:ловий. Сигнал на вход 10 поступает извне, например с задатчика узла синхронизации, после ухода первого синхронизирующего сигнала СИ1 (фиг.4) В результате яа выходе сумматора 14, а следовательно н входе блока 1 памяти установится новое состояние, новый адрес, отличающийся от адреса операционной части (исходное нулевое состояние регистра .13 адреса) микрокоманды, выполняемой первой, состоянием ста шего разряда. По полученному таким образом ajatpecy, представляющему собой адре адресной части следующей шкpoкoманды, из адресной части объема памяти выбирается соответствующая линейка, в которой закодирован адрес операционной части следующей микрокоманды, т.е.. на выходе блока 1 памяти получ аем адрес операционной части следующей микрокоманды. 0 По переднему фронту второго синхронизирующего сигнала СИ2 на входе 9 устройства и наличии сигнала на управляющем, входе 10 устройства адрес операционной части следующей микрокоманды с выхода блока 1 записывается в регистр 13 адреса. Этот адрес через сумматор 14 воздействует на вход блока 1, в котором по этому адресу из операционной части объема памяти выбирается соответствующая линейка, в которой закодирована операционная часть следующей микрокоманды и на выходе блока 1 памяти по уходу управляюп|его сигнала с выхода 10 появ/1яется операционная часть следующей микрокоманды, которая с появлением переднего фронта нового сигнала СИ1 на входе записи регистра 2 миироког анд запишется в него и через дешифратор 6 поступит на управляющие выхода устройства. Для выбора каждой следующей микрокоманды из блока памяти цикл формирования необходимых управляющих воздействий на вход блока 1 памяти повторяют согласно описанному. ПРИ этом, если выполняемая микрокоманда условная (на входе А мультиплексора 5 присутствует сигнал) и условие присутствует на входе мультиплексора, то с поступлением сигнала по входу 10 устройства - на выходе мультиплексора 5, а следова-тельно, на входах первой группы входов сумматора появится сигнал, равный по длительности сигналу на входе 10. В результате к адресу Oner рационной части выполняемой микрокоманды, поступающему на вторую группу входов cyj aTopa, в последнем прибавится единица,а на выходе сумматора получим адрес адресной части следующей микрокоманды, который поступает на вход блока 1 памяти. При этом в адресной части блока 1 памяти выбирается по этому адресу адрес линейки, в которой закодирован адрес операционной части следующей микрокоманды. Далее происходят действия согласно описанному алгоритму работы устройства (фиг, 2)

i31 LOlXSZl

I g jlJ I g с I

Tt

Ф /Л A

«

gjuz.i

Ld-JLl

.

/ /(7

13

П П П П