Формирователь адресных сигналов для блоков памяти Советский патент 1985 года по МПК G11C7/00 G11C8/00 H03K19/20 

.Изобретение относится к вычисли тельной технике и может быть при.менено в качестве формирователей ад ресных и других типов импульсных сигналов. Цель изобретения - повышение помехоустойчивости. . На фиг. 1 представлена принципиальная электрическая схема устройства; на фиг. 2 - временные диаграммы работы. Формирователь адресных сигналов содержит первый инвертор (транзисторы и 2), второй.инвертор (тран зисторы 3 и 4), третий инвертор (транзисторы 5 и 6), парафазный усилитель (транзисторы 7 и 8), нагрузочный элемент на транзисторе 9 с обеднением в ключевой элемент на транзисторе 10. ВхОд первого инвертора на транзисторах I и 2 является входом формирователя, а выход подключен к затвору верхнего транзистора 7 п ра-разного усилителя, здтвор транзи тора 8 котораго соединен с входом мирователя. Выход парафазного усил теля соединен с входом третьего ;IH вертора (затвор транзистора 6) и с истоком транзистора ключевого элемента Ю, затвор которого подключе к выходу третьего инвертора на тра зисторах 5 и 6, а сток - к входу второго инвертора на транзисторах 21 и 4 и к истоку и затвору нагру зочного элемента на транзисторе 9 с обеднением заряда. Форми;рователь работает следующим образом. При поступлении на вход схемы сигнала с уровнем логического нуля ;транзисторы 2 и 8 -закрываются и на затворе транзистора 6 устанавливае ся положительный потенциал. Транзистор 6 открываетсяр и на затворе транзистора 10 устанавливается нулевой потенциал, транзистор 10 закрывается и на выход А поступает поло жительчый потенциал, райный напряжению источника питания. Транзистор 4 открывается и на выходе А устанавливается нулевой потенциал. При поступлении на вход схемы сигнала с уровнем логической единицы транзисторы 2 и 8 открываются и на затворе транзистора 6 устанавливается нулевой потенциал. Транзистор 6 закрьшается, на затворе транзистора 10 устанавливается положительный потенциал, который открьшает транзистор 10, и на входе А устанавливается ну-, левой, потенциал. Транзистор 4 закрывается и .на выходе А устанавливается положительный потенциал, равный напряжению источника питания. Работа формирователей адресных сигналов в случае,-если уровень .нуля входного адресного сигнала равен пороговому напряжению МОП транзисторов (фиг . 2), является худшим случаем и на вход схемы поступает помеха положительной полярности. Появление помехи положительной полярности на входе устройства вызывает понижение потенциала в точ7 ке Ь. Однако понижение потенциала в точке Ь приводит к повышению потенциала в точке С ,. что вызывает открывание транзистора 10 и увеличение тока через транзистор 8, что, в свою очередь, . вызывает повьш ение потенци-: ала в узле о и, соответственно, понижение потенцилла в узле С . Транзистор 10 имеет.двойное управление по истоку и затвору, что приводит к его бы- . строму запиранию и восстановлению потенциала .на выходе А.

ТА

f

1. ФОРМИРОВАТЕЛЬ,АДРЕСНЫ СИГНАЛОВ ДЛЯ БЛОКОВ ПАМЯТИ, содер жащий три инвертора, вход первого из которых является входом формирователя, отличающийс я тем, что, с целью повышения помехоустойчивости формирователя он содержит парафазный усилитель на транзисторах, нагрузочный элемент на транзисторе с обеднением заряда и ключевой элемент на тран А8%I зисторе, причем выход первого инвертора соединен с затвором первого транзистора парафазного усилителя, затвор второго транзистора которого подключен к входу формирователя, стоки первого и второго транзисторов подключены соответственно к шине питания и общей шине, истоки объединены и подключены к входу третьего инвертора и истоку транзистора ключевого элемента, затвор которого подключен к выходу третьего инвертора, а сток - к второго инвертора и истоку н затвору транзистора с обеднением заряда нагрузочного элемента. 2. Формирователь по п. о тличающийся тем, что на грузочный транзистор второго инвертора выполнен с обеднением заряда.

LA