Устройство для имитации неисправностей Советский патент 1985 года по МПК G06F11/26 

выход которого соединен с вторыми входами первого, второго, третьего элементов И, выход первого элемента И соединен с входом первого формирователя сигнала неисправности, выход которого является вторым информационным выходом устройства, выход

второго элемента И соединен с входом второго формирователя сигнала неисправности, выход которого Авляется третьим информационным входом устройства, . выход третьего элемента И соединен с входом |юрмирователя импульсов.

УСТРОЙСТВО ДЛЯ ИМИТАЦИИ НЕИСПРАВНОСТЕЙ, содержащее два регистра адреса, блок сравнения адреса, первый блок счета тактов, формирователь импульсов, причем группа входов первого регистра адреса является группой адресных входов устройства, группы выходов первого и второго регистров адреса соединены соответственно с первой и второй группами входов блока сравнения адреса, счетный вход первого блока счета тактов соединен с тактовым входом устройства, а выход формирователя импульсов является первым информационным выходом устройства, отли чающееся тем, что, с целью расширения его функциональных возможностей за счет имитации неисправностей типа короткое замыкание, обрыв, в него введены два ре.гистра кода, блок сравнения кодов, счетчик циклов, регистр циклов, блок сравнения циклов, шифратор неисправностей, счетчик адреса, регистр количества адресов, блок сравнения количества адресов, второй блок счета тактов, .элемент ИЛИ, три элемента И, два фор1 рователя сигнала неисправности, причем группа входов первого регистра кода является группой информационных входов устройства, группы выходов первого регистра кода и второго регистра кода соединены соответственно с первой и второй группами входов блока сравнения кодов, выход которого соединен со счетным входом счетчика циклов, группа выходов которого соединена с первой группой входов блока сравнения циклов, вторая группа входов .которого соединена с группой выходов регистра циклов, выход блока сравнения адреса соединен со счетным входом счетчика адреса, груп(Л па выходов которого соединена с первой группой входов блока сравнения количества адресов, вторая группа входов которого соединена с группой выходов регистра количества адресов, выход блока сравнения количества адресов соеданен с информационным входом пер- , О) вого блока счета тактов н с первым 4 информационш 1М входом шифратора не;Ч СП исправностей. Второй информационный вход которого соединен с выходом блока сравнения циклов и с информационным входом второго блока счета тактов, счетный вход которого соединен со счетным входом первого блока сче-, .та тактов, первый, второй, третий информационные выходы шифратора неисправностей соеда1нены соответственно с первыми входами первого, второго, третьего элементов И, выходы первого и второго блоков счета так:тов соединены соответственно с и вторым входом элемента ИЛИ,

Изобретение относится к вычислительной технике и может быть использовано при отработке оборудования и программ, выполняющих контроль и диагностирование неисправностей.. Известно устройство для контроля цифровых блоков, содержащее имитатор неисправностей комбинационных схем, 1феднаэначенных для И141тации в случае релейно-контактных схем неисправностей типа обрыва и короткого замыкаш1я и в случае бесконтактных схем - неисправностей типа О или I на выходе элемента ij . Однако управление внесением неисправностей производится сложной логической схемой, включаемой в сос тав устройства для контроля цифровы блоков и выполняющей кроме этой другие функции. Кроме того, устройство предназначено для имитации неисправностей комбинационных схем и не позволяет имитировать неисправ ности во внешних сигналах цифровых вычислительных машин (ЦВМ). Наиболее близким к предлагаемому по технической сущности является устройство для и(«тации неисправностей цифровой вычислительной машины 2, генерирующее одиночные импульсы нулевого потенциала, содержа щее два регистра адреса, выходы которых соединены с блоком сравнения адреса, выход которого соединен с триггером, переходя1цим в единичное состояние при сравнении адресов, сметчик и регистр тактов, выходы которых соеданеиы с блоком сравнения тактов выход которого через элемент И, вторым входом которого является единичный выход триггера, соединяется с формирователем импульсовf2j. Однако момент, ввода неисправностей определяется только единственным адресом команды ЦВМ и тактом выполнения команды, кроме того, устройство может задавать только один тип отказа. Целью изобретения является расширение функционапь(ых возможностей устройства за счет имитации неисправностей типа короткое замыкание и обрыв. Поставленная цель достигается тем, что в устройство для имитации неисправностей цифровой вычислительной мапнны, содержащее два регистра адреса, блок сравнения адреса, первый блок счета тактов, форг«рователь импульсов, причем группа входов первого регистра адреса является адресной группой входов устройства, группы выходов первого и второго ре1гистррв адреса соединены соответственно с первой и второй группам г входов блока сравнения адреса, счетный входг первого блока счета тактов соединен с тактовым входом устройства, а выход формирователя импульсовявляется первым информационным выходом устройства, EIBедены два регистра кода, блок сравнения кодов, счетчик циклов, регистр циклов, блок сравнения циклов, шифратор неисправностей, счетчик адреса, регистр количества адресов, блок сравнения количества адресов, второй блок счета тактов, элемент ИЛИ, три элемента И, два формирователя сигналов неисправности, причем группа входов первого регистра кода является группой информационных входов устройства, группы выходов первого регистра кода и второго регистра кода соединены соответственно с первой и второй группами .входов блока сравнения кода, выход которого соединен со счетным входом счетчика циклов, группа и 1ходов которого соединена с первой группой входов блока сравнения цик лов, вторая группа входов которого соединена с группой выходов регистра циклов, выход блока сравнения адреса соединен со счетным входом счетчика адреса, группа выходов которого соединена с первой группой входов блока сравнения количества адресов, вторая группа вхо дов которого соединена с группой выходов регистра количества адресов, выход блока сравнения количест ва адресов соединен с информационны входом первого блока счета тактов и с первым информационным входом ши ратора неисправностей- второй информ ционный вход которого соединен с вы ходом блока сравнения циклов и с ин формационным входом втррого блока счета тактов, счетный вход,которого соединен со счетным входом первого блока счета тактов, первый, второй, третий информационные выходы шифратора неисправностей соединены соответственно с первыми входами первог второго, третьего элементов И, выхо ды первого и второго блоков счета тактов соединены соответственно с первым и вторым входом элемента ИЛИ выход которого соединен с вторыми входами первого, второго, третьего элементов И, выход первого элемента И соединен с входом первого формирователя сигнала неисправности, выход которого является вторым информацио.нным выходом устройства, вы ход второго элемента И соединен с входом второго формирователя сигнал неисправности, выход которого, является третьим информационным входом устройства, выход третьего элемента И соединен с входом формирователя и пульсов . На фиг. 1 изображена структурная схема предлагаемого устройства; на. фиг. 2 - структурная схема шифратора неисправности. Устройство содержит первый и вто рой регистры адреса I и 2, соединен 154 ньге с. блоком сравнения адреса 3, счетчик адреса 4, регистр количества адресов 5, соединенные с блоком сравнения количества адресов 6, первый и второй регистры кода 7 и 8, соединенные с блоком сравнения кода 9, счетчик циклов 10, регистр циклов 11, соединенные с блоком сравнения циклов 12, шифратор неисправностей 13, первый и второй блоки счета тактов 1А и 15, соединенные через элемент ИЖ 16 с тремя элементами И 17, 18, и 19, соединенными с первым и вторым формирователем сигналов неисправности 20 и 21, и формирователем импульсов 22, блок счета тактов 14 содержит триггер, счетчик тактов и регистр тактов, соединенные через блок сравнения тактов с элементом И. Счетные входы блока счета тактов 14и 15 соединены с тактовым входом устройства. Информационный вход первого блока счета тактор 14 .соединен с выходом блока сравнения количества адресов и с первым информационным входом шифратора неисправностей 13, информационный вход второго блока счетй тактов 15 соединен с вторым информационным входом шифратора неисправностей13, Выходы блоков счета тактов 14 и 15соединены с первым и вторым входом элемента ИЛИ 16 соответственно. Устройство работает следующим обраэом. При подготовке устройства к аботе группа адресных входов перого регистра 1 адреса подключаетя к цепям передачи адреса команд, руппа информационных входов первоо регистра 7 кода подключается к епям передачи кодовых слов. Тактоый вход устройства соединен со четными входами блоков счета таков 14 и 15 и подключается к генеатору тактовой частоты. Выходы, устройства подключаются выбранной точке схемы ЦВМ, либо внешним связям ЦВМ, в которых еобходимо имитировать неисправость. В исходном состоянии первый егистр 1 адреса, счетчик 4 адреа, первый регистр 7 кода, счетчик 0 циклов, триггер и счетчик в пером и втором блоках счета тактов 4 и 15 обнулены; второй регистр 2 дреса, регистр 5 количества адресов, второй регистр 8 кода, регистр 11 циклов, шифратор неисправностей 3, регистры в двух блоках счета тактов 14 и 15 находятся в произвольном состо янии. Для внесения определенной неисправности в нужном такте и цикле выполнения команды или передачи заданного кода yctaнaвливaютcя начальные условия: во втором регистре 2 адреса - адрес команды, в регистре 5 количества адресов -кодовое слово, в регистре I1 циклов - количество повторений кодового слова в шифраторе неисправности 13 - тип неисправностей при выполнении ука занных выше условий, в регистрах тактов каждого блока счета тактов 14 и 15 - количество тактов. Начальные условия задаются тумблерами вручную перед началом работы. При выполнении программ) в определенный момент времени в первый регистр 1 адреса записывается адрес, равный адресу, записанному во второй регистр 2 адреса; на выходе блока 3 сравнения адреса появляется сигнал сравнения, который поступает на счетчик 4 адреса. Счетчик 4 адреса начинает считать адреса команд ЦВМ. В случае равенства количества адресов в счетчике 4 адреса ив регистре 5 количества адресов схема сравнения 6 выдает сигналы в шифратор неисправностей 13 и в первый блок счета тактов 14. В т же время при передаче кодовых слов по внешним связям ЦВМ в определенный момент времени может., быть одновременно с выходом назаданный адрес)кодовое слово в первом регис ре 7 кода становится равным кодово му слову во втором регистре 8, тог да блок сравнения кода 9 выдает си нал сравнения, который поступает на счетчик 10 циклов. Счетчик 10 циклов начинает считать циклы передачи .заданного кода. В случае равен ства количества циклов в счетчике циклов и в регистре I1 циклов схем бравнения 12 выдает сигнал в шифратор неисправности 3 и во второй блок счета тактов 15. Под действием сигналов с блока сравнения количества адресов бис блока сравнения циклов 12, поступаю щих на информационные входы первого и второго блоков счета тактов 14 и 15. формируется сигнал на выхо-,(, де блоков счета тактов 14 и 15, который поступает на элемент ИЛИ 16. В случае поступления сигнала с любо го или с обоих блоков счета тактов 14 и 15 элемент ИЛИ 16 выдает сигнал на элементы И 17, 18 и 19. При поступлении сигнала с вжфратора неисправности 13 и элемента ИЛИ 16 на элемент И 17 срабатывает первый формирователь сигнала н€ исправностей 20, имитирующий обрыв цепи, при поступлении сигналов на-элемент И 18 срабатывает второй формирователь сигнала неисправности 21, имитируюпий короткое замыкакн:е, при поступлении сигналов на элемент И 19, запускается формирователь импульсов 22, имитирующий одиночный импульс нулевого потенциала, воздействующий на выбранную точку схемы, что воспринимается как неисправность в данной точке (положительный сигнал заменя-; ется нулевым). После этого устройство приводится в исходное состояние (цепи установки на чертеже не показаны), и подготавливается к очередному заданию неисправности. Предлагается использование блоков сравне гая типа поразрядных сумматоров по модулю два сигналов со счетчика и регистра-(или двух регистров), причем выходы сумматора объединены элементом И, использование нормально разомкнутых электронных коммутаторов япя имитации обрыва, когда выходное сопротивление формирователя 20 становится бесконечно большим, и нормально замкнутых - для имитации короткого замыкания соответственно. Шифратор неисправностей 13 представляет собой шесть переключаемых заранее коммутаторов, соединяющих выход блока сравнения циклов 12, либо выход блока сравнения количества адресов 6 с одной или несколькими схемами И 17, 18 и 9), В качестве примера может бьпь рассмотрена реализация схем шифратора неисправностей, которая представлена на фиг. 2.. Шифратор неисправностей может представлять собой набор из шести тумблеров 23-28 и трех элементов ИЛИ 29, 30 и 31. Посредством тумблеров 23-28 перед началом работы выходы блока сравнения количества

адресов 6 и выходы блока сравнения циклов 12 подключаются через элементы ИШ 29, 30. и 31 и элементы И 17, 18 и 19 к входам первого 20 и второго 21 коммутаторов и к формирователю импульсов 22. Таким образом, имеется возможность задания трех типов неисправностей по совпадению адреса или этих же неисправностей по совпадению кода цикла.

Например, включив предварительно тумблеры 25, 26 и 28, по совпадеаяю адресов в блоке сравнения количества адресов 6 имитируются 2 типа неисправностей - обрыв цепи (первым коммутатором 20) и короткое замыкание (вторым коммутатором 21). Короткое за1« 1кание, кроме того, имитируется по совпадению кодов 1ф1кла в блоке сравнения циклов 12. По совпадению кодов цикла в блоке сравнения циклов 12 также

11647158

имитируется импульсная помеха форV мирователем импульсов 22 .

Введение в устройство для имитаци неисправностей счетчика адреса 4, регистра количества адресов 5, блока сравнения 6, регистров кода 7 и 8, блока сравнения кодов 9, счетчика 10 и регистра 11 циклов, блока сравнения циклов 12, шифратора неисправностей 13, коммутаторов 20 и 21 обеспечивает сокращение времени комплексной отладки программ за счет повышенной точноети момента внесения неисправностей различного типа в ЦВМ и ее внешние

связи, что позволяет точно оценить поведение ЦВМ и связанных с ней устройств при наличии конкретных неисправностей, и следовательно, повысить качество и сократить сроки отработки оборудования и программ.

С блока S сравнения количество адресов

На элемент Н17 На элемент Я18 На элементов

fPus.2

С5лока 12сровненив циклов