Накапливающий сумматор Советский патент 1985 года по МПК G06F7/38 

тетрады, а второй вход четвертого элемента И - к выходу третьего разряда тетрады, выходы второго элемента И и первого элемента ИЛИ подключены соответственно к входам коррекции четвертого и третьего разрядов тетрады, а их входы подключены к прямому выходу триггера и первому входу пятого элемента И, второй вход которого подключен к инверсному выходу Т-триггера четвертого разряда, тетрады, выход пятого элемента И подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента И , а его выход подключен к входу коррекции второго разряда тетрады устройства.

НАКАПЛИВАЮЩИЙ СУММАТОР, каждый разряд которого содержит два мультиплексора, два элемента ИЛИ, элемент И и Т-триггер, выход которого является выходом разряда и подключён к первому входу элемента И и к первым управляющим входам мультиплексоров, вторые управлякнцие входы которых попарно объединены и подключены к информационным входам разряда, информационные входы мультиплексоров подключены к управляющим входам сумматора, выход первого мультиплексора подключен к первому входу первого элемента ШШ,- выход которого подключен к счетному входу Т-триггера, вторые входы первого элемента ИЛИ и элемента И объединены и подключены к ВХОД, переноса разряда, выход-второго мультиплексора подключён к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу элемента. И, о т л и чающийся тем, что, с целью расширения области применения сумматора путем реализации в нем операций десятичной арифметики, в каждый разряд сумматора введены второй и третий элементы И и элемент задержки, выход которого является выходом переноса разряда, а его вход,подключен к выходу второго элемента ИЛИ, третий вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу Т-триггера, а второй вход второго элемента И подключен к третьему входу первого элемента ИЛИ и выходу третьего элемента И, первый вход которого является входом коррекции разряда, а второй вход подключен к входу разрешения коррекции устройства, кроме того, каждая тетрада сумматора выполнена с узлом коррекции, информационные (О входы которого подключены к выходам второго, третьего и четвертого разрядов тетрады, а выход узла коррекции подключен к входам коррекции второго, третьего и четвертого разрядов тетрады, причем узел коррекции содержит пять элементов И, три элемента ИЛИ и триггер, нулевой вход которого О) О) подключен к управляющему входу устройства, а единичньй - к выходу пео реноса четвертого разряда тетрады, со инверсньй выход триггера подключен ф к первому входу первого элемента И узла коррекции, второй вход которого подключен к первым входам первого элемента ИЛИ и второго элемента И и выходу второго элемента ИЛИ, входы которого подключены к выходам третьего и четвертого элементов И, первые входы которых объединены и подключены к выходу четвертого разряда тетрады, второй вход третьего элемента И подключен к выходу второго разряда

Изобретение относится к вычислительной технике и предназначено для арифметической и логической обработки двоичных и двоично-десятичных чисел. Известны устройства для сложения нескольких чисел, содержащее двухвхо довые сумматоры, регистры и группы элементов И 1 . Однако эти устройства не реализуют операций над двоично-десятичными кодами. Известно также устройство для сло жения двоично-десятичных кодов, содержащее тетрады сумматора, цепи переноса, регистр слагаемого, блок управления и блок коррекции 2j. Это устройство реализует, операцию сложения двух двоично-десятичных чисел и не позволяет складьшать три двоично-десятичных кода. Наиболее близким по технической сущности к изобретению является устройство, каждый разряд которого соде жит два мультиплексора, два элемента ИЛИ, элемент И и Т-триггер, выход которого является выходом разряда и подключен к первому входу элемента И и к первым управ,ляющим входам мульти плексоров, вторые управляющие входы которых попарно объединены и подключены к информационным входам разряда информационные входы мультиплексоров подключены к управляющим входам сумматора, выход первого мультиплексора подключен к первому входу первого элемента ИЛИ, выход которого подключен к счетному входу Т-триггера, вто рые входы первого элемента ИЛИ и элемента И объединены и подключены к входу переноса разряда, выход второго мультиплексора подключен к первому входу второго элемента ИЛИ, второй йход которого подключен к выходу элемента И, а его выход является выходом переноса разряда з1. Известное устройство путем настройки реализует любые операции типа F,(x,,..., x)+F,(x,,..., х„)+ +F(x,,..., х), где F(x,,..., х) произвольные логические функции аргументов х,..., Xj. Устройство реализует указанные операции .только над двоичными числами и не реализует операций над двоично-десятичными числами, что ограничивает область его применения. Цель изобретения - расширение области применения накапливающего сумматора путем реализации в нем операций десятичной арифметики. Поставленная цель достигается тем, что в накапливакиций сумматор, каждый разряд которого содержит два мультиплексора, два элемента ИЛИ, эл.емент И и Т-триггер, выход которого является выходом разряда и подключен к .первому входу элемента И и к первым управляющим входам мультипле.ксоров, вторые управляющие входы которых попарно объединены и подключены к информационным входам разряда, информационные входы мультиплексоров подключены к управлякмцим входам сзгмматора, выход первого: мультиплексора подключен к первому входу первого элемента ИЛИ, выход которого подключен к счетному входу Т-триггера, вторые входы первого элемента ИЛИ и элемента И объединены и подключены к входу переноса разряда, выход второго мультиплексора подклкчен к первому пходу второго элемента ИПИ, второй вход которого подключен к выходу элемента И, введены в кажхдый разряд сумматора второй и третий элементЕ.1 И и элемент задержки, выход которого является выходом переноса разряда, а его вход подключен к выходу второго элемента ИЛИ, третий вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу . .Т-триггера, а второй вход второго элемента И подключен к третьему входу первого элемента ИЛИ и выходу тре тьего элемента И, первый вход которо го является входом коррекции разряда а второй вход подключен к входу разрешения коррекции устройства, кроме того, каждая тетрада сумматора выпол нема с узлом коррекции, информационные входы которого подключены к выходам второго, третьего и четвертого разрядов тетрады, а выход узла кор- рекции подключен к входам коррекции второго, третьего, и четвертого разрядов тетрады, причем узел коррекции содержит пять элементов И, три элемента ИЛИ и триггер, нулевой вход которого подключен к-управляющему входу устройства, а единичньш - к выходу переноса четвертого разряда тетрады, инверсный выход триггера подключен к первому входу .первого элемента И узла коррекции, второй вход которого подключен к первым вхо дам первого элемента ИЛИ и второго элемента И и выходу второго элемента ИЛИ, входы которого подключены к выходам третьего и четвертого элементов И, первые входы которьЬс объединены и подключены к выходу четвертого раз ряда тетрады, второй вход третьего элемента И подключен к выходу второго разряда тетрады, а второй вход четвертого элемента И - к выходу третьего разряда тетрады, вьгходы вто рого элемента И и первого элемента ИЛИ подключены соответственно, к входам коррекции четвертого и третьего разрядов тетрады, а их входы подключены к прямому выходу триггера и пер вому входу пятого элемента И, второй вход которого подключен к инверсному выходу Т-триггера четвертого разряда тетрады, выход пятого элемента И под ключен к первому входу третьего элемента ИЛИ, второй вход которого под- 96 ..4 ключен к выходу, первого «лемента И, а ето выход подключен к пходу коррекции второго разряда тетрады устройства. На чертеже дана схема тетрады разрядов накапливающего сумматора для . Устройство содержит разряды 1-4, узел 5 коррекции, информационные входы 6 - 13, вход 14 переноса, выход 15 переноса, группу настроечных входов 16, вход 17 разрешения коррекции, вход 18 установки узла 5 коррекции в исходное состояние, входы 19 - 22 сигналов коррекции, выходы 23 - 26 тетрады, выходы 27-29 узла 5 коррекции, вход 30 разрешения выполнения о.перации. Схема разряда 1 содержит мультиплексоры 31 и 32, элементы ИЛИ 33 и 34, элементы И 35 - 37, элемент 38 задержки и Т-триггер 39. Схема узла 5 коррекции содержит элементы И 40 - 44, элементы ИЛИ 45 47 и триггер 48. Устройство работает следующим образом. Накапливающий сумматор реализует путем настройки любые операции типа F, (А, В, O+FjCA, В, С)+РЗ(А, В, С), где А, В - входные двоичные или двоично-десятичные числа; С - двоичное число, определяемое состоянием триггеров устройства; F(A, В, С) - произвольная логическая функция трех переменных над числами А, В и С. Операция арифметического сложения результатов трех логических операций F,, F2 и ЕЗ выполняется в устройстве как по правилам двоичной,, так и по правилам десятичйой арифметики . . При обработке двоичных чисел сигнал разрешениякоррекции U.0. Для настройки устройства на выполнение. требуемой операции ,+F2F, мультиплексор 31 настраивается на реализацию логической функции возбуждения триггера q) F,@ .,® С, мультиплексор 32 - на реализацию логической функции переноса ,FjV F, F,v FjF. Например, для настройки устройства на выполнение операции ,+F,,+F,A+(AVB)+BC, Необходимо настроить мультиплексор 31 на реализацию логической Луикции q F 0 ,((AvB)0BCtfC-ABBC, а мультиплексор 32 - на реал1г ацин) логической функции

(AVB) vABCv(AVB).

Настройка мультиплексоров 31 и 32 осутцествлзется подачей на группу управляющих входов 16 устройства сигналов настройки , которые равны для каждого из мультиплексоров значению реализуемой им логической функции на i-M наборе переменных А, В и С. После настройки устройства для выполнения операции подается сигнал разрешения выполнения операции Т, и в результате на выходе мультиплексоров. 31 и 32 формируются сигналы, значение которых определяется реализуемой логической функцией: cf - для мультиплексора 31 и 1 - для мультиплексора 32. Сигнал cf через элемент ИЛИ 33 поступает на счетный вход Т-триггера 39 и, еслиср 1, переводит его в новое состояние. Сигнал i через элемент ИЛИ 34 и элемент 38 задержки поступает на выход переноса разряда, соединенного с входом переноса следующего разряда. Входной сигнал переноса разряда через элемент ИЛИ 33 поступает на счетный вход Т-триггера 39 и на вход элемента И 35, на выходе которого вырабатывается сигнал переноса при условии, что состояние Т-триггера 39 единичное. Для исключеНИН эффекта гонок, возникающего в схеме разряда вследствие цепи обратной связи, образованной подключением выхода триггера к входу мультиплексора и входу элемента И 35, длителькость сигнала разрешения выполнения операции и входного сигнала переноса должна быть не более величиныо, + где (з и о jg - время переключения элемента ИЛИ 39 и Т-триггера 39. Для исключения эффекта гонок возможно также использование Т-триггера с двухступенчатой структурой. Элемент 38 . задержки обеспечивает задержку выход-ного .сигнала переноса по отношению к сигналу Cf для обеспечения раздельного во времени воздействия этих сигналов на счетный вход триггера. Результат операции в виде двоичных сигналов снимается с выходов 23 26 устройства.

При обработке двоично-десятичных чисел после окончания распространения сигналов переноса в устройстве

на его управляющий вход 17 подается импулься |й сигнал коррекции и 1 . Этот сигнал открывает элементы И 37 разрядов и разрешает прохождение сигналов коррекции К,-К на входы элементов ИЛИ 33 н И 36 каждого разряда. В результате код коррекции арифметически суммируется с ранее полученн ;1м результатом, хранимым в Т-тригерах 39 разрядов устройства. Формирование сигналов коррекции происходит в узле 5 коррекции. Как следует из схемы узла 5 коррекции, сигналы коррекции формируются в соответствии с логическими выражениями

K2(C,C,vC4C2) K, ,vc,C,vP4J

K(C4CjVC C,,)

К,0;

где С, С, С - сигнал на прямом выходе Т-триггера 39 соответственно втрого, третьего и четвертого разрядов тетрады, а Р - сигнал на выходе переноса четвертого разряда тетрады. Эти сигналы образуют двоичный код коррекции , Kj, ,. Если при сложении трех двоично-десятичных чисел оказывается, что результат С C4CjC2C,больше 9 (т.е. больше кода ) и Р 0, то вырабатывается, код коррекции . Если СбЮОГ и Р 1, то . Если 01001 и Р 1, то код коррекции . При ; выполнении операций над двоично-десятичными числами перед выполнением операции триггер 48 узла 5 коррекции .должен устанавливаться .в нулевое состояние сигналом U, подаваемым на вход 18 устройства.

Таким образом, накапливающий,сум:Матор реализует .любые операции

, В, , В, , в, с)

как над двоичными, так и двоично-десятичными кодами, что значительно расширяет область применения устройства.

Технико-экономический эффект изобретения по сравнению с известным устройством заключается в расширении области его применения за счет возможности реализации операций не только над двоичными, но и над двоичнодесятичными кодами.