Запоминающее устройство с произвольным доступом и одновременной выборкой переменного массива слов Советский патент 1985 года по МПК G11C11/00 

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам (ЗУ) с произвольной выборкой для ЭВМ.

Известно ЗУ, содержащее накопитель, управляющие щины, по которым поступает команда, включающая адрес обращения, и информационные щины, по которым принимается и передается запоминаемая в накопителе информация 1.

Однако возможности использования этого ЗУ во многих современных ЭВМ, в частности в многопроцессорных ЭВМ, где требуются ЗУ с переменным форматом обращения, т.е. с одновременной выборкой нескольких слов по одной команде обращения, ограничены.

Наиболее близким к предлагаемому является ЗУ с произвольной одновременной выборкой переменного массива слов, в котором команда обращения к устройству содержит основной и дополнительный адреса (в частном случае различающиеся между собой на единицу) и формат обращения, заданный, например, в виде начальной и конечной границ обращения, и которое содержит блок управления, накопитель, состоящий из нескольких секций, форматом в одно слово каждая, на входы которых подается основной или дополнительный адрес с двухкодовых коммутаторов и сигналы разрещения обращения 2.

Недостатком этого устройства являются больщие аппаратурные затраты. Кроме того, устройство не может быть использовано в качестве модуля для построения многомодульных ЗУ, различающихся максимальным форматом обращения и предназначенных для многопроцессорных ЭВМ переменной комплектации, в которых используется унифицированный для всех вариантов комплектации узел формирования команд обращения к памяти.

Цель изобретения - упрощение устройства и расширение области его применения за счет возможности его использования в качестве модуля для наращивания формата памяти.

Поставленная цель достигается тем, что в запоминающее устройство с произвольным доступом и одновременной выборкой переменного массива слов, содержащее блоки памяти, состоящие из накопителей, адресные входы которых подключены к выходам соответствующих коммутаторов адресных сигналов, управляющие входы которых соединены с выходом формирователя управляющих сигналов, одни из информационных входов являются первым адресным входом устройства, другие - вторым адресным входом устройства, введены первый, второй и третий блоки сравнения, первый и второй дешифраторы, первый и второй формирователи сигналов обращения и коммутатор сигналов разрещения обращения, выходы которого

подключены к входам раЗрещения обращения соответствующих накопителей, а входы соединены соответственно с выходами дещифраторов, формирователей сигналов обращения и выходом третьего блока сравнения, первые входы формирователя управляющих сигналов, первого и третьего блоков сравнения и второго формирователя сигналов обращения и входы первого дешифратора являются первым управляющим входом

0 устройства, вторые входы формирователя управляющих сигналов и первого блока сравнения и первый вход второго блока сравнения являются вторым управляющим входом устройства, вторые входы второго и третьего блоков сравнения и второго формирователя сигналов обращения и входы второго дещифратора являются третьим управляющим входом устройства, входы первого формирователя сигналов обращения подключены к выхода.м дешифраторов и третьего блока сравнения, третий, четвертый и пятый входы второго формирователя сигналов обращения соединены соответственно с выходами первого, второго и третьего блоков сравнения.

На чертеже изображена функциональная

5 схема запоминающего устройства с произвольным доступом и одновременной выборкой переменного массива слов.

Устройство содержит блоки 1 памяти (на чертеже показан один блок памяти), каждый из которых содержит накопители 2, имеющие адресные входы 3 и входы 4 разрешения обращения. Блок 1 памяти имеет первый 5 и второй 6 адресные входы, являющиеся адресными входами устройства. Каждый блок 1 памяти содержит коммутаторы 7 с управляющими входами 8. Управляющими входами устройства являются входы 9-11, служащие соответственно для подачи сигналов начальной границы обращения, номера блока памяти и конечной границы обращения.

Устройство содержит также первый блок 12 сравнения, служащий для сравнения начальной границы обращения с номером блока 1 памяти, второй блок 13 сравнения, служащий для сравнения конечной границы обращения с номером блока 1 памяти, первый 14 и второй 15 дещифраторы, третий блок 16 сравнения, служащий для сравнения начальной и конечной границ обращения, первый 17 и второй 18 формирователи сигналов обращения, коммутатор 19 сигналов разрешения обращения и формирователь 20 управляющих сигналов. Дещифраторы 14 и 15 являются дешифраторами с распространием выходного сигнала. В отличие от обычных дещифраторов, в дешифраторах с распространением возбуждается не одна выбранная выходная шина, номер которой соответствует входному коду, а группа выходных шин, начиная с выбранной и кончая последней по

номеру. При этом в дешифраторе 15 используется инверсный выход.

Рассмотривают работу устройства для конкретного случая, когда число накопителей 2 равно 16, максимальное число блоков 1 памяти, образующих память ЭВМ, равно 4.

При этом код начао1ьной границы обращения - 6-разрядный. Обозначим эти разряды ао, aj, ag, aj, а, as- Код конечной границы обращения - также 6-разрядный (разряды BO, Bj, Bj, Bj, в, BS). Код присвоенного номера накопителя - 2-разрядный. Обозначим эти разряды ео, ej.

Для данного конкретного случая приведены таблицы истинности для блоков 17-19. В них выходы блоков обозначены следующим образом. Например, выход блока 16: Вых. 16. Если выход того или иного блока многоразрядный (многощинный), он сопровождается обозначением номером выходной щины: например. Вых. 17г - для второго разряда.

Таблицей истинности первого формирователя 17 сигналов обращения является табл. I

Таблицей истинности второго формирователя 18 сигналов обращения является табл. 2

Коммутатор 19 сигналов разрещения обращения является обычным коммутатором 4 в 1 и состоит из четырех 4-разрядных секций. Ввиду громоздкости таблицы истинности всего коммутатора 19 она выполнена в виде двух таблиц истинности сигналов управления коммутатором (табл. 3 и 4) и отдельных четырех таблиц для каждой секции коммутатора 19 (табл. 5-8).

Устройство работает следующим образом.

На вход 10 устройства подается код но.мера блока 1 памяти. На входы 5, 6. 9 и 11 устройства подается адресная часть команды обращения: основной адрес подается на вход 5, дополнительный адрес -- на вход 6, код начальной границы обращения - па в.ход 9 и код конечной границы обращения - на вход 11 (код операции, также в.ходящий в команду обращения, подается на блок управления устройством, который в описании изобретения не рассмотрен и на чертеже не показан).

Блоки 12 и 13 определяют равенство кодов ао, ад.сео, t и о, i с е, е соответственно. На вход дещифратора 14 поступают разряды кода начальной границы ЗА. asна вход дещифратора 15 поступают разряды кода конечной границы в, В5.

На входы блока 16 поступают коды а,-as и BO- BS- Выходной сигнал на его выходе принимает значение 1 при aoajajaja aj - BoBiBjBjB Bs и значение О при невыполнении этого соотношения.

Остальные блоки работают в соответствии с приведенными таблицами истиннос5 ти (табл. 1-8).

Технико-экономическое преимущество предлагаемого ЗУ заключается в том, что его применение позволяет использовать для всех вариантов комплектации памяти ЭВМ унифицированный узел формирования команд обращения к памяти, не содержащий избыточного оборудования.

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ПРОИЗВОЛЬНЫМ ДОСТУПОМ И ОДНОВРЕМЕННОЙ ВЫБОРКОЙ ПЕРЕМЕННОГО МАССИВА СЛОВ, содержащее блоки памяти, состоящие из накопителей, адресные входы которых подключены к выходам соответствующих коммутаторов адресных сигналов, управляющие входы которых соединены с выходом формирователя, управляющих сигналов, один из информационных входов являются первым адресным входом устройства, другие - вторым адресным входом устройства, отличающееся тем, что, с целью упрощения устройства, в него введены первый, второй и третий блоки сравнения, первый и второй дешифраторы, первый -И второй формирователи сигналов обращения и коммутатор сигналов разрещения обращения, выходы которого подключены к входам разрешения обращения соответствующих накопителей, а входы соединены соответственно с выходами дешифраторов, формирователей сигналов обращения и выходом третьего блока сравнения, первые входы формирователя управляющих сигналов, первого и третьего блоков сравнения и второго формирователя сигналов обращения и входы первого дешифратора являются первым управляющим входом устройства, вторые входы формирователя управляющих сигналов и первого блока сравнения и первый вход второго блока сравнения являются вторым управляющим входом устройства, вторые входы второго и третьего блоков сравнения и второго формирователя сигналов обращения и входы второго дешифратора являются третьим управляющим входом устройства, входы первого формирователя сигналов обращения подключены к выходам дешифраторов и третьего блока сравнения, третий, четвертый и пятый входы второго формирователя сигналов обращения соединены соответственно с выходами первого, второго и третьего блоков сравнения.

Входы формирователи 17

Вых.16а 35-в+ I БД- I Вых.17оВых.17 Вых.17г .17з

11г 11III

Таблица

Выходы формирователя 17

Примечание. Символ X означает, что состояние входного сигнала не определено.

Таблица 2

Таблица 3

Таблица4

ТаблицаЗ

Таблицаб