Устройство синхронизации Советский патент 1985 года по МПК H04L7/02 

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматической подстройки фазы с дискретным представлением информации.

Известно устройство.синхронизации, йключающее каналы фазового и частотного регулирования lj .

Однако данное устройство синхронизации характеризуется сравнительно узкой полосой удержания и снижением точности синхронизации при изменении частоты входного сигнала.

Наиболее близким к предлагаемому по технической сущности является устройство синхронизации, содержащее генератор импульсов, делитель частоты, выходы которого соответственно подключены к входам .четырех дешифраторов, при этом выходы первого и второго дешифраторов подключены к управляющим входам фазового дискриминатора, а выходы третьего и четвертого дешифраторов подключены к входам первого элемента ИЛИ, выход которого .подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с входом элемента НЕ, вторым входом третьего дешифратора и выходом фазового дискриминатора, при этом вьгход элемента НЕ соединен с вторым входом четвертого дешифратора, а выход второго элемента ИЛИ подключен к входу сброса делителя .частоты.

В данном устройстве на первый вход фазового дискриминатора поступают короткие иктульсы, соответствующие фронтам информационных посылок. Их фаза сравнивается с фазой выходных импульсов. Характеристика фазового дискрим11натора формируется с помощью первого и второго дешифратора таким образом, чтобы зона нечувствительности находилась посредине тактового интервала местного генератора и равнялась двум периодам высокочастотной импульсной последовательности, поступающей на вход делителя частоты. Таким образом, если четвертый дешифратор настроен на число п , первый и второй дешифра п ,

торы будут определять числа -г- 1 и

п ,

X + 1 соответственно.

В случае нарушения синфазности на выходе фазового дискриминатора появляется сигнал которьш устанавливает делитель часто- ты в исходное состояние, разрешает работу третьему дешифратору, настроенному на число п/2, и через элемент НЕ запрещает работу четвертому дешифратору. Через время, равное половине номинального периода То, с третьего дешифратора на выход поступает сигнал, отстоящий по фазе от

входного импульса на длительность То/2. Этот сигнал установит делитель частоты в исходное состояние и следующие импульсы на выход поступают с четвертого дешифратора, т.е. система

оказывается сфазированной 2.

Однако если период входной последовательности Т изменится на величину U Т, то на такую величину смещаются по времени импульсы выход-

ной последовательности относительно входной. Выходные импульсы оказываются как бы привязанными к входным жесткой настройкой третьего дещифратора на величину п/2, определяемую

половиной периода номинальной длительности. Таким образом, выходные импульсы шходятся в следующем фазовом соотношении с входными:

(О

То/2

(2) То/2 + 4 Т,

8Х

где Г| - временный интервал между

входными и вьгходными импул-ьcaMii;

г., - между выходными и последую1ЦИМИ входными.

Таким образом, из выражений (1) . и (2) следует, что при изменении частоты fg, известное устройство синхронизации работает с регулярной составляыщеГ ошибки, равной 1/uf, и изменение f. в два раза в сторону

Of.

увеличения приводит к срыву синхронизма, т.е. ведет к сужению полосы удержания данного устройства синхронизации, что видно из соотношения

(3)

FU 2f.

Ч ВХ о .

Целью изобретения является повышение точности синхронизации и повышение надежности устройства за счет расширения полосы удержания.

Поставленная цель достигается тем, что в устройство синхронизации, содержащее генератор и fflyльcoв, делитель частоты, выходы которого соединены с первыми входами первого, второго, третьего и четвертого дешифраторов, фазовьш дискриминатор, первый и второй входы которого подключены к выходам первого и второго дешифраторов, а выход соединен с вторым входом третьего дешифратора, первым входом первого элемента ИЛИ и входом элемента НЕ, выход которого подключен к второму входу четвертого дешифратора, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу третьего дешифратора, а выход соединен с вторым входом перво го элемента ИЛИ, выход которого подключен к входу сброса делителя частоты, введены функциональный преобразователь и последовательно соединенные дополнительный делитель частоты, первый счетчик импульсов, второй счетчик импульсов и дешифратор, выход которого подключен к упра ляющим входам первого счетчика импульсов и дополнительного делителя частоты, вход которого подключен к выходу генератора импульсов, а выхо соединен с входом основного делителя частоты, при этом третий вход фазового дискриминатора подключен к выходу второго элемента ИЛИ, а четвертый вход соединен с входами сброса первого и второго счетчиков им- пульсов и функционального преобразователя, входы которого подключены к выходам первого счетчика импульсов а первый, второй, третий и четвертый выходы соединены с дополнительными входами первого, второго, третьего и четвертого дешифраторов соответственно. На фиг. 1 представлена структурная схема устройства синхронизации; на фиг. 2 - пример вьтолнения функ- ционального преобразователя и одного из дешифраторов; на фиг. 3 - временные диаграммы, поясняняцие принцип работы устройства синхронизации Устройство содержит генератор 1 импульсов, делитель 2 частоты, выходами соединенный с первыми входами ngpBoro, второго, третьего и четвертого дешифраторов 3-6 соответственно, фазовый дискриминатор 7, входами подключенный к выходам дешифраторов 3 и 4, элемент НЕ 8, элементы ИЛИ 9 и 10, функциональный преобразовател 11, дополнительный делитель 12 частоты, вход которого подключен к выходу генератора 1, а выход - к входу делителя 2, счетчики 13 и 14 импульсов, дЪпоЛнительный дешифратор 15. Функциональный преобразователь содержит (фиг. 2) преобразователификсаторы 16-19 (по числу дешифраторов), каждый из которых состоит из . триггеров 20-23 и логического преобразователя 24 на элементах И 25-32, элементах И-НЕ 33-35 и элементах ИЛИ-36 и 37. Дешифраторы 3-6 содержат (фиг.2) элементы И 38-46 и элементы ИЛИ 47-50. На фиг. 3 изображены входной сигнал номинальной частоты (фиг.З а), изменяющийся входной сигнал (фиг.З в), диаграмма работы делителя 2 частоты (фиг. 3 с), выходной сигнал устройства синхронизации (фиг. 3d). Устройство работает следующим образом. На фазовом дискриминаторе 7 сравниваются фазы двух импульсньк последовательностей: входной (фиг. 3 в) и выходной (фиг. 3 d). Если фазовое рассогласование отсутствует (участок О - t, (фиг. 3), то на выходе.фазового дискриминатора 7 сигнал соответствует логическому О, который через элемент НЕ 8 разрешает работу дешифратору 6, настроенному на число Пр, соответствующее номинальной выходной частоте f. Предположим теперь, что входная частота увеличилась (участок t, t, (фиг. 3 в). Тогда очередной выходной импульс момента t (фиг. 3 d) поступает с отставанием по фазе. Однако в интервале t счетчик 13 определяет изменение частоты. При поступлении на вход фазового дискриминатора 7 очередного входного импульса (момент tj, фиг. 3 в), на его выходе появится логическая 1, которая через элемент ИЛИ 10 переводит делцтель частоты 2 в исходное состояние (фиг. 3 с) и разрешает работу третьему дешифратору 5. Поскольку на управляющие входы третьего дешифратора 5 с выходов функционального преобраз-ователя 11 подан цифровой коД, функционально связанный с частотой входного сигнала, определенной счетчиком 13, то третий дешифратор 5 в результате этого перестраивается с числа п./2 на число . Значение п определяется следующим соот- ношением: По 1 , т;- f,

51

где fj - новое значение частоты

входного сигнала. Таким образом, по истечении с момента t, времени

П4 „ Т,

it t, - Ц у Т,

(5)

вх

на выходе дешифратора 5 появится сиг нал (точка Ц, фиг, 3 с), расположен ный посредине нового периода Tj, который через элемент ИЛИ 9 поступает на выход устройства и через элемент ИЛИ 10 переводит делитель частоты 2 в исходное состояние.

Таким образом,.к следующему так)Ту (момент t4, фиг. 3 а) рассогласование оказывается устраненным. А поскольку дешифраторы 3, 4 и 5 кодов с функционального преобразователя .11 также перестроены на числа

П . 4

К-- ,у- соответственно, го следующие входные импульсы сфазированы с выходными до следующего изменения входной частоты (момент ty, фиг. 3 в).

При уменьшении входной частоты (момент t, фиг, 3 в) устройство работает аналогичным образом.

Рассмотрим принцип определения частоты входного сигнала и управления дешифратором 3-6.

На счетньй вход счетчика 13 поступают импульсы высокой частоты fgf с выхода делителя частоты 12, управляемого генератором 1. Входные импульсы по входам сброса переводят счетчики 13 и 14 в исходное состояние, а информация с выходов счетчика 13, соответствукяцая входной частоте и преобразованная нужным образом, запоминается на длительность входного периода на функциональном преобразователе 11.

Счетчик 14 и дешифратор 15 необходимы, для изменения коэффициента деления делителя частотв 12 и пределов рдботы счетчика 13 с целью уменьшения нелинейной зависимости состояния счетчика 13 от входной частоты. Если обозначить состояние счетчика через S, то оно будет связано с входной частотой соотношением

(6)

-6

из которого следует, что изменению состояния счетчика 13 на единицу на разных частотных интервалах соответствует разное приращение частоты.

7748о

Взаимосвязь функционального преобразователя 11 и одного из дешифраторов показана на фиг. 2 и работа их заключается в следующем. 5 Функциональный преобразователь 11 состоит (фиг. 2) из четырех подобных преобразователей-фиксаторов 16-19. Их задача - преобразование выходного кода счетчика 13, несущего информацию

0 о частоте входного сигнала, в соответствующие коды для необходимой перестройки дешифраторов 3-6 и запоминание преобразованных кодов на время, равное длительности входного

5 периода.

Каж,пый преобразователь-фиксатор состоит из 4 D-триггеров 20-23, которые при поступлении на С-входы входного.импульса запоминают информацию, поступающую на D-входы с логического преобразователя 24, который состоит из элементов И 25-32, элементов I1-IIK 33-35 и элементов ИЛИ 36, 37.

5 На входы логического преобразова.теля поступает С-код с выходов счетчика 13 Логический преобразователь 24 в зависимости от значения f-кода формирует поразрядные сигналы для записи в D-триггеры 20-23. Таким образом, на выходе преобразователейфиксаторов 16-19 образуются соответствующие К-коды, которые поступают на входы элементов И 38-45 дешифраторов (фиг. 2), на другие входы

этих элементов подается Х-код с выходов делителя частоты 2. При совпадении К-кода с Х-кодом полученньй сигнал через элементы ИЛИ 47-50 и элемент И 46 появляется на вькоде соответствующего дешифратора 3-6, этот сигнал зависит от входной час:тоты заданной К-кодом.

В установившемся режиме погрешность подстройки фазы 8 в данном устройстве зави.сит от коэффициента деления делителя частоты п и определяется соотношением

2п

. .1

(7)

- Пг

8Х

84

п

TT

Максимальная точность определяется характеристикой фазового дискриминатора 7.

При изменении входной частоты возникает дополнительная погрешность, определяемая соотношениями (1) и (2). бг (г, - rj)k4 (Пр - п,), .А. t 13 J. здесь k - -fТаким образом, суммарная ошибка синхронизации равна е е, + бг. (9) в предлагаемом устройстве ошибка в установившемся режиме, определяемая 1167 S 5 10 488 вьфажением (9), меньше ошибки известного устройства, поскольку дополнительная составляющая ошибки tj ограничена величиной в пределах полосы удержания. Таким образом, в предлагаемом устройстве, по сравнению с известными устройствами, достигается повьш1ение точности синхронизации, а.также повышается надежность устройства за счет расширения полосы удержания.

) УСТРОЙСТВО СИНХРОНИЗАЦИИ, содержащее генератор импульсов, делитель частоты, выходы которого соединены с первыми входами первого, второго, третьего и четвертого дешифраторов, фазовый дискриминатор, первый и второй входы которого подключены к выходам первого и второго дешифраторов, а вьпсод соединен с вторым входом третьего дешифратора, (первым входом первого элемента ШШ и входом элемента НЕ, выход которого подключен к второму входу четвер- . того дешифратора, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу третьего дешифратора, а выход соединен с вторым входом первого элемента ИЛИ, выход которого подключен к входу сброса делителя частоты, отличающееся тем, что, с целью-повышения точности синхронизации и надежности устройства, в него введены функциональньш преобразователь и последовательно соединенные дополнительный делитель частоты, первый счетчик импульсов, второй счетчик импульсов и дешифратор, выход которого подключен к управляющим входам первого счетчика импульсов и дополнительного делителя частоты, вход которого подключен к выходу генератора импульсов, а выход соединен с входом основного делителя частоты, при этом третий вход фазового дискриминатора подключен к выходу второго элемента Ш111, а четвертый вход соединен с входами сброса первого и второго счетчиков импульсов и функционального преобразователя, входы которого подключены к выходам перО вого счетчика импульсов, а первый, Ч второй, третий и четвертый выходы соединены с дополнительными входами vj первого, второго, третьего и четвёр4 того дешифраторов соответственно. 00.

иг.1

-to

-tj

JI

I I

h

«

0 -io

111

Ill III

ri

M

II

«

ЛО

-M

ll

CM

TTt