Интегрирующее устройство (его варианты) Советский патент 1986 года по МПК G06F7/64 

иых входов коммутатора, выходами устройства и первыми входами элементов равнозначности i-й (,и) труп- .,пы, вторые входы которых подключены к выходам i-ro регистра группы, а выходы элементов равнозначности i-й {i-l,i) группы соединены с входами 1-го порогового элемента группы, выходы пороговых элементов группы соеИзобретение относится к вычислительным устройствам для обработки непрерывно меняющихся данных и может быть использовано, например, для интегрирования ускорения и скорости в навигационных системах подвижных объектов,

Известны цифровые интеграторы, использующие .принципы электронной вычислительной техники (включая использование ЭВМ, микропроцессоров и т.д.) и позволяющие производить точные вычисления при относительно небольших аппаратных затратах.

Однако они чувствительны к кратковременным помехам (например, сбоям внешних схем, вспышкам ошибок, временным перерывам питания и т..д.).

В известных интеграторах для уменьшения влияния этого недостатка применяют запись результатов интегрирования в память с энергонезависимым хранением информации, причем для повьшения надежности ячейки с одним и тем же содержанием могут резервироваться (дублироваться). Такие интеграторы сохраняют информацию при отключении питания, но они остаются чувствительны к вспьшкам ошибок,,

Наиболее близким к предлагаемому по технической сущности является интегратор бортового навигационного вычислителя А-313, содержащий интегратор, цифровой фильтр, блок памяти и блок сравнения, причем вход устройства подключен к входу интегратора, выходы которого подключены к входам цифрового фильтра, выходы которого соединены с входами блока сравнения выходы которого подключены к выходам устройства.

динены с входами элемента ИЛИ, выход которого подключен к управляюш.ему входу коммутатора, вход устройства подключен к входу преобразователя код - частота, выход которого соединен с входом распределителя импульсов, i-й (1-,п) выход которого соединен с синхронизирующим входом регистра группы.

В этом интеграторе цифровое вычислительное устройство вьтолняет непосредственно операцию интегрирования входньпс данных, в блок памяти

с энергонезависимым хранением информации заносятся результаты интегрирования,, Для повьпиения надежности хранения результатов интегрирования информация одного и того же значения

может храниться в, трех разных ячейках п;1мяти. При считывании осуществляется сравнение этих трех ячеек и в случае обнаружения ошибки информация дефектной ячейки исключается.

Описанная структура, реализующая принцип резервирования, позволяет ;,Т 1еньшить влияние отказов лишь самого устройства памяти, но не предотвращает ошибок от воздействия вспытек внешних помех, сбоев схем управления, крастковременных перерывов питания и т.д.

Для повышения надежности хранения результатов интегрирования в вычислителе А-313 дополнительно производится здифровая фильтрация, заключающаяся в оценке результатов интегрирования перед их занесением в память. При этом фильтрация и хранение информации осуществляются различными устройствами. Такое построение имеет определенные недостатки. Оно требует дополнительных аппаратных, а также временных затрат, т.е. приводит к

усложнению аппаратуры и снижает ее производительность. Кроме того, уст- ройсч во цифровой фильтрации подвержено сбоям к ошибкам от влияния внешних факторов.

Цель изобретения - упрощение устройства путем совмещения функций хранения и фильтрации информации в

3

одном в том же устройстве памяти, а также повышение помехозащищенности.

Для достижения этой цели в интег- рирутошее устройство, содержащее цифровой интегратор и группы из h регистров, введены коммутатор, преобразователь код - частота, распредели тель импульсов, блок вычисления медианного значения, группы из (п+1) блока сравнения и элемент ИЛИ, причем вход цифрового интегратора соединен с, входом устройства, выходы цифрового интегратора соединены с первой группой информационных входов коммутатора,- выходы которого соединены с информационными входами регист- ров группы, вьгходы i-ro (,n) регистра группы соединены с i-й группой входов блока вьтчисления медианного значения, выходы которого соединены с второй группой информацион- ньпс входов коммутатора и первой группой входов каждого блока сравнения групп, выходы блоков сравнения группы соединены с входами элемента ИЛИ, выход которого подключен к управляющему входу коммутатора, выход преобразователя код - частота соединен с входом распределителя импульсов, i-й (,n) выход которого соединен с синхронизирующим входом i-ro регистра группы, выходы которого соединены с второй группой информационных входов i-ro блока сравнения группы, вторая группа информационных входов (и + 1)-го блока- сравнения группы подключена к выходам коммутатора, выходы блока вычисления медианного значения подключены к выходам устройства, вход преобразователя код - частота подключен к входу устройства,

В устройство по второму варианту введены распределитель импульсов, преобразователь двоичного кода в код Грея, коммутатор, группа из т мажоритарных элементов, п групп элементов равнозначности, группа из м пороговых элементов, преобразователь код - частота и элемент ИЛИ, причем вход цифрового интегратора соединен с входом устройства, а выходы цифрового интегратора подключены к входам преобразователя двоичного кода в код Грея, выходы которого соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входамн регистров группы, выходы J-X (j l,hi) разрядов которых подключены к входам

20

25

33147

j-ro мажоритарного элемента группы, выходы которых соединены с второй группой информационных входов коммутатора, выходами устройства и первыми входами элементов равнозначности 1-й (,ii) группы, вторые входы которых подключены к выходам i-ro регистра группы, а выходь элементов равнозначности i-й (i,ti) группы )0 соединены с входами i-ro порогового элемента группы, выходы пороговых элементов группы соединены с входами элемента ИЛИ, выход которого подключен к управляющему входу коммутатора, )5 вход устройства подключен к входу преобразователя код - частота, выход которого соединен с входом распреде- лителя импульсов, i-й (,h) выход которого соединен с синхронизирующим входом i-ro регистра группы.

На фиг, 1 показана структурная схема устройства, интегрирующего в двоичном коде; на фиг, 2 - структурная схема устройства, интегрирующего в коде Грея; ни фиг, 3-5 - графики процесса фильтрации информации; на фиг. 6 и 7 - примеры структуры блока интегрирования; на фиг. 8 - пример структуры блока вычисления среднего значения.

Для вычислений в двоичном коде устройство (фиг, J) содержит блок I интегрирования, группу из п регистров 2, блок 3 вычисления медианного значения, распределитель 4 импуль- 35 сов, группу 5 блоков сравнения, коммутатор 6, элемент ИЛИ 7,

Для вычислений в коде Грея устройство (фиг, 2) содержит блок 1 интегрирования, группу из (1 регистров 2, группу мажоритарных элементов 3, распределитель 4 импульсов, блок 5 сравнения, коммутатор 6, элемент ИЛИ 7, гр-уппу элементов 8 равнозначности, группу пороговых элементов 9 и пре- 5 образователь 10 двоичного кода в код Грея,

Блок I интегрирования (фиг, 6) содержит интегратор 11 и преобразователь 12 код - частота. Блок 1 0 (фиг, 7) содержит два счетчика 13 и 14, Блок 3 вычисления медианного значения содержит узлы 15 сравнения, дешифратор 16 и коммутатор 17.

5 Структура интегратора 11 представлена на фиг. 6 (первый вариант). Интегратор 11 может быть любого типа. Наиболее простой и распространенной

30

40

формой интегратора приращений является обьтный реверсивньш счетчик.

Требования к точности работы преобразователя невысоки, так как период следования выходных импульсов t связан с входной величиной X (t) слабым условием, имеющим только одностороннее ограничение. Усреднение величины X (t) обычно осуществляется в самом преобразователе.

Наиболее -экономичным и рациональ- в навигационных системах является применение интегратора в виде счетчика приращений, когда входная величина X (t) задается времяимпульс ным кодом (интервал мез1оду импульсами

д

d В -этом случае преобра- X(.t; J

зователь X (t)/F представляет собой простой делитель частоты. На фиг. 7 показан пример реализации такого ин- ,тегратора с дополнительньм выходом QJ, на двух счетчиках 13 и 14. Ревер- сивный счетчик 13 выполняет роль обычного интегратора. Счетчик 14 является делителем и осуществляет усреднение входной величины X (t). Интервал между выходными импульсами этого счетчика

о fl / „ 2.а

, - ,(у,

где б и X - усредненные значения

соответствующих величин Интервал усреднения определяется коэффициентом деления, который подбирается, исходя из условия

о. - Х М

г 10

Л,

(1)

(2)

2 аМ

где UO младщего разряда хранимой в памяти информации (дискрета);

-, .N+1

М

N - число регистров 2 -памяти.

Приведенные на фиг. 6 и 7 структуры реализуют импульсный выход с частотой, пропорциональной среднему значению X (t). Б ряде случаев оказывается достаточным более простое ограничение по максимальному значеншо мтакс которое не меняется в течение всего процесса работы устройства. Величина ( этом является постоянной. Последнее условие применимо в навигационных вычислителях подвижных объектов, где значение.

макс /ИНН определяются максимальной скоростью двютения этих объектов и являются таким образом сменными константами вычислителя. Переход от одного значения «иц к другому при установке вычислителя на различных объектах осуществляется простой коммутацией .

Практкгчески все способы основаны на транспозиции и образовании вариационного ряда и отличаются лишь процедурами .

Одна из возможных структур блока 3 вычисления медианы на комбинационном принципе показана на фиг. 8.

Блок содержит узлы 15 сравнения (), дешифратор 16 (CD) и коммутатор 17. Входы узлов 15 сравнения по- парно подключены к выходам регистров 2 (фиг. О, а выходы узлов 15 соединены с входами дешифратора 16, Выходы дешифратора 16 подключены к управляющим входам коммутатора 17, а его информационные входы соединены с со- ответствз тощими выходами регистров 2.

Блок работает следующим образом.

Узль 5 сравнения образуют приз- наки транспозиции различных пар значений X; и X;, по совокупности этих признаков дешифратор 6 формирует позиционный коДэ соответствующий индексу медианного значения ° этому сигналу через коммутатор 17 соответствующая величина X поступает на выход блока.

Например, при для последовательности X (6,5,4,2,8) имеем

Эта комбинация признаков (i 1 1 1 ПО) соответствует вариационному ряду (2,4,5,6,8) и второму индексу медианы Х Х,, 5. Следовательно, на выходе второго канала дешифратора 16 появляется сигнал 1, который по второму каналу коммутатора 17 пропускает код 5 на выход блока.

Интегрир утощее устройство по первому варианту работает следующим образом.

Тактовые импульсы с выхода блока 1 поступают на вход распределителя 4 с интервалом времени Т, обратно про7

порциональному максимальному или текущему значению интегрируемой величины X .

С выходов распределителя 4 импульсы разрешения записи последовательно поступают на исполнительные входы С регистраторов DS 1, DS 2,.,., DSN и поочередно заносят в них текущие значения результатов цифрового интегрирования, образующие последовательность

X X(tJ, X(),...,

X(t -bN-l)-rl.(3)

Считывание информации производится одновременно со всех регистров 2.

Величины (3) поступают с выходов регистров 2 на блок 3, который определяет медиану последовательности X

Xn,«d - г ()

Где Х, и Х равновеликие подмножества, принадлежащие множеству X (3).

Передача неискаженной информации (при отсутствии ошибок в результатах цифрового интегрирования X{t) и исправности всех регистров 2 иллюстрируется графиками, показанными на фиг. 3, где линия X(t;) соответствует дискретизированной последовательности (см, формулу (3), а линия (t;) - последовательности медианных значений на выходе рассматриваемой системы.

Как видно из графиков, в этом случае передача информации сопровождается запаздыванием

М-1 До

) м X

(5)

Максимальная погрешность выходной информации от запаздывания не превышает дискреты АО , а общая погрешность интегрирующего устройства от дискретизации непрерывной величины X(t) и запаздывания не превышает

2 АОПри неисправности одного из регистров 2 функционирование системы происходит с дополнительной задержкой, равной с , Передача неискаженной информации осуществляется также при отказе п М-1 регистров 2, однако при этом возрастает дополнительная задержка

. Ч«д., пС-.(6)

Если На систему воздействуют внутренние или внешние помехи, приводящие к ошибке интегрирования, в устройстве осуществляется фильтрация информации..

I

2331478

При однократной ошибке искаженное значение информации X(t) заносится к один (очередной по выбору распределителя 4) из регистров 2 памяти. 5 Если X(t;) и X(t;) принадлежат ОДНОМУ и тому же.подмножеству X, или К2, ТО, как это следует из выражения (4), значение (t) не меняется. Если же X(tj) переходит в другое под- 10 множество, то может происходить искажение медианы, причем независимо от величины ошибки uX(t)X(t;)- x (t; ) возникающая дополнительная погрешность результата также не пре- . )5 BbmiaeT дискреты АО , что непосредственно следует из условий (I) и (4) Это важнейшее обстоятельство является основой эффективной фильтрации ошибок.

2Q Если на систему действует вспьшка помех (ошибок) длиной , то дополнительная погрешность

дНе M-l)i АО ,(7)

и передача информации осуществляется 25 также, как при однократной ошибке. Работа устройства в этом случае иллюстрируется графиками на фиг. 4.

При длине вспьш1ки помех t m медиана может претерпевать скачок и „ принимать произвольные значения,

т.е. фильтрующие свойства устройства по первому варианту могут теряться. Этот процесс иллюстрируется фиг, 5, где штриховая линия Х(|,,) изображает медиану, претерпевающую скачок при .

Сохранение фильтрующих свойств при Е М в устройстве достигается за счет введения корректирующего контура , содержащего блоки 5 и коммута- 0 тор 6.

На информационные входы D, каналов блоков 5 поступают хранимые во всех регистра 2 значения X(t;), предшествующие текущему моменту t, на опор- ные входы Вд блоков 5 поступает медианное значение Xjj,pj(tj,).

В процессе работы устройства компаратор проверяет условие

.,,)AA (8) . где f „- допустимая погрешность фильтрации.

50

При выполнении условия (8) блок 5 формирует сигнал исправности.m , ко- торЬЕЙ по входу С, открывает первый канал коммутатора 6 и разрешает занесение очередного текущего значения X(tj) в выбранный регистр 2.

При воздействии ошибки X (t;) условие (8) может нарушаться. При этом блок 5 формирует сигнал невязки ni в момент времени, соответствующий выбору регистра 2 с искаженной информацией X (tj). Сигнал невязки закрывает по входу с, первый канал и открывает по входу С2 второй канал коммутатора 6, через этот канал осуществляется коррекция выбранной ячейки т.е. замена искаженной информации X (t;) медианным значением X,jj(t). При последовательном действии ошибок ряд регистров 2 оказывается за- полнеиньм одним и тем же значением

)

Таким образом, благодаря коррек1ДИИ результат мажоритирования не меняется при любой длине вспьшки ошибок, и искажение выходной информации заключается только в росте дополнительной погрешности, которая в STOM случае определяется выражением

йе,(ЕЭМ)- . , (9)

Процесс фильтрации информации при t- М в устройстве по второму вариант иллюстрируется фиг, 5, где сплошной жирной линией показано значение

X rCt;) при работе контура коррек- ты ции.

Для нормального функционирования устройства порог компаратора должен превьшать погрешность запаздывания и может быть выбран с учетом соотношения

А iSr

-(U,

(10)

При передаче неискаженной информации и повышении неравенства по крайней мере в MbN/2 регистрах памяти хранится одинаковая информация и мажоритирование (4) может реализоваться поразрядно на обычной пороговой схеме ( 5 М), т.е. X совпадает со значением X(t;) на большинстве входов мажоритированного органа. Есл же имеют место искажения, то в регистрах 2 могут оказаться занесенными разные значения X(t;), причем ни одно их них не представлено в абсо- .пютном большинстве регистров.

При этом поразряное аппаратное мажоритирование информации в произвольном коде и, в частности, в наиболее распространенном натуральном двоичном коде становится невозможным и требует применения преимущественно алгоритмических методов или

5

сложной структуры мажоритарного О1)га на „

Занесение искаженной информации S (tj ) с вьпсодов блока в регистры

2 памяти предотврап1;ается тем, что информационный вход D одного из каналов блоков 5 соединен с выходом, мультиплексора 6 (показано на фиг. штриховыми линиями). При этом в случае ошибок, возникающих в интеграторе 1, формируется сигнал невязки m, первый канал мультиплексора закрывается, а второй открывается и в очередной выбранный регистр 2 вместо искаженного значения X (t,,) заносится медиана (t).

Однако в этом случае применение поразрядного мажоритироваиия возможно только при отсутствии сбоев (исQ кажения) в самих регистрах 2 памяти. Радикальное упрощение мажоритарного органа 5 а также компаратора достигается в устройстве по второму варианту путем введения преобразователя в

5 циклический код, например двоичного кода в код Грея (b/g) .

Два неискаженных послед.ователь- Hbix п разрядных значения для этого кода Х и Х-, отличаются только в одном разряде; т.е. п -1 разряд у них одинаков. При поразрядном мажорити- ровании с помощью пороговых схем ( . М) результат совпадает с тем значением X, которое представлено в большинстве регистров 2. Если искажению подвергается информация, занесенная и хранимая в одном их регистров, принадлежапщх к меньшинству то результаты мажоритирования не меняются и дополнительное искажение медианы не происходит. Если же искажение (Юзникает в регистре, принадN

лежащеъ большинству ( ), возникает дополивтельная погрешность медианы,, которая, однако, не превышает дискреты й .

Действительно, при соблюдении неравенства (1) в наихудптем информация X, хранится в М-i регистре 2, а информация Х2 - в М регистрах 2, при этом Х, 3 результате однократной ошибки значения Х( и Х оказываютс} в равном числе (М-1) регистров 2j, а в одном из ре- 5 гистроБ 2 находится искаженная ин- формация X. Однако, так как из п разрядов в X , и Х, ц - разряд совпадает, то они при поразрядном мажо0

5

0

5

0

II

ритировании сохраняются неискаженными независимо от значения X. Что же касается разряда, различного для чисел X, и Х, то в искаженном значении X этот разряд совпадет с одноименным разрядом либо в X,, либо в Xj. В первом случае Х j дополнительная погрешность медианы -не превьпиает л , во втором случае X , Х 2 и искажений медианы не происходит.

В .силу описанного свойства в устройстве по второму варианту блок 3 выполнен в виде совокупности схем поразрядного мажоритирования ( Ю , как это показано на фиг. 2.

Кроме того, каждый канал компаратора в этом устройстве вьшолнен в виде поразрядных элементов 8 равнозначности и пороговых элементов 9, выходы всех каналов компаратора объединены элементом ИЛИ 7.

При заданном пороге компарирования Д число допустимых несовпадений определяется выражением

L .„

К - . --ITL. .

(11)

Если число несовпадений на выходе любой из схем равнозначности превышает К, то анализатор вьщает сигнал на вход элемента ИЛИ 7, который формирует сигнал невязки т. При использовании последовательного кода группа элементов 9 может быть заменена на счетчик с предварительной установкой или с обратной связью.

Описанный .компаратор в устройстве по второму варианту выявляет не все случаи ошибок, т.е. нарушения условия (8) , так как кроме двух последо- вательньгх значений кода Грея в одном разряде различаются и некоторые другие значения этого кода. Однако число необнаруженных ошибок оказывается весьма малым. При п разрядном коде для значения X существует два соседних значения Х.,и Х,,, а также 11-3 других значений, отличающихся

23314712

в первом разряде. Таким образом, вероятность обнаружения ошибки равна

(12)

Р 1 -SlL п 2

J Например, при п 12 вероятность обнаружения ошибки равна Р, 99,8%.

Предлагаемое устройство по сравнению с известными обеспечивает ряд преимуществ, главными из которых яв- 0 ляются следующие:

совмещение функций хранения и фильтрации в одном устройстве памяти позволяет упростить аппаратуру, так как на цифровое вычислительное 5 устройство возлагается только функция интегрирования, по этой причине цифровое вычислительное устройство может быть вьшолнено, например, в виде счетчика приращений; 0 нелинейная фильтрация результатов интегрирования по критерию максимальной априорной скорости изменения данных с помощью мажоритарного органа обеспечивает малое время запазды- 5 вания при передаче информации и

быстрое ее восстановление после воз- действия вспышек ошибок, а также консервативность системы (неизменность состояния) во время вспьппек любой длины;

погрешность результата фильтрации не зависит от величины ошибок входных данных;

устройство обладает повьшзенной устойчивостью к внутренним сбоям схем управления и частичным отказам памяти;

выполнение операций мажоритирования и компарирования в коде Грея позволяет упростить аппаратурную реализацию узлов устройства, особенно при последовательной передаче информации .

Указанные преимущества обеспечивают существенное расширение области применения интегрирующего устройства например, в составе бортовых вычисли- - тельных комплексов, где требуется высокая надежность интегрирования.

0

5

Л:

№

tIS

,

rt1

h

I

I

.

I I

t

ч с

IJr«.

/wftf.

t О 2 Г.

Щ 6 8 ГО fi--,

XftcJ i

12 / 16 Г8

medftil

фиг.З

1, Интегрирующее устройство, содержащее цифровой .интегратор и группу из и регистров, отличающееся тем, что, с целью его упрощения и повышения помехозащищенности, в него введены коммутатор, преобразователь код - частота, распределитель импульсов, блок вьгчисле- ния медианного значения, группы из (ft+l) блока сравнения и элемент ИЛИ, причем вход цифрового интегратора соединен с входом устройства, выходы цифрового интегратора соединены с первой группой информационных входов коммутатора, выходь которого соединены с информационными входами регист- ров группы, выходы i-ro (,л) регистра группы соединены с i-группой входов блока вычисления медианного значения, выходы которого соединены с второй группой информационных входов коммутатора и первой группой входов каждого блока сравнения группы, выходы блоков сравнения группы соединены с входами элемента ИЛИ, выход которого подключен к управляющему входу коммутатора, выход преобразователя код - частота соединен с входом распределителя импульсов, i-й (i,п) выход которого соединен с синхронизирующим входом i-ro регистра группы, выходы которого соединены с второй группой информационных входов i-ro блока сравнения группы, вторая группа информационных входов (п+)-го блока сравнения группы подключена к выходам коммутатора, выходы блока вычисления медианного значения подключены к выходам устройства, вkoд преобразователя код - частота подключен к входу устройства. 2. Интегрирзтощее устройство, содержащее цифровой интегратор и группу из п регистров, отличающееся тем, что, с целью его упрощения иповьшгения помехозащищенности, в него введены распределитель импульсов, преобразователь двоичного кода в код Грея, коммутатор, группа из in мажоритарных элементов, h групп элементов равнозначности, группа из п пороговых элементов, преобразователь код - частота и элемент ИЛИ, причем вход цифрового интегратора подключен к входу устройства, а выходы цифрового интегратора подключены к входам преобразователя двоичного кода в код Грея, выходы которого соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входами ре гис тров грзптпы, выходы J-X (,m) разрядов которых подключены к входам j-ro мажоритарного элемента группы, выходы которых соединены с второй группой информационс SS (Л

Г--/

фиг. 5

И

X {t)

.

X (t)

лг

Cptft.6

iS

Редактор A. Шишкина ,

Составитель A. Чеканов

Техред Л.Олейник Корректор М„ Демчик

Заказ 2771/50Тираж 671

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб.,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

SignX)

/

,

Фш.7

FS

If

Подписное