Устройство для формирования частотно-манипулированного сигнала в многоканальных системах связи Советский патент 1986 года по МПК H04L27/12 

изводится преобразование полученных цифровьк отсчетов выходного частотно-- манипулированного сигнала с ограничен ным спектром в аналоговый сигнал при

Изобретение относится к электросвязи и может быть использовано в многоканальных системах передачи данных.

Целью изобретения является повыше кие быстродействия.

На фиг. 1 изображена структурная электрическая схема предложенного устройства; на фиг. 2 - временные диаграммы.

Устройство для формирования частотно-манипулированного сигнала в многоканальных системах связи содержит первый коммутатор 1, первый блок 2 памяти, блок 3 управления, генера тор 4 тактовых импульсов, первый сумматор 5, второй и третий блоки 6 и 7 памяти, блок 8 сравнения по модулю два, второй коммутатор 9, четвертый и пя-рый блоки 10 и II памяти, первый ключ 12, третий коммутатор 13 второй ключ 14, накопительный сумматор 15, второй сумматор 16, третий ключ 17, цифроаналоговые преобразователи 18, фильтры 19 нижних частот.

Устройство работает следующим образом.

Двоичные сигналы (от N источников информации, не указанных на фиг. 1) поступают на соответствующие инфор- мационные входы первого коммутатора 1i Тактовые импульсы с первого выхода генератора 4 тактовых импульсов (фиг. 2 q ), имеющие частоту F , поступают на вход блока 3 управления, имеющего столько адресов, сколько каналов обслуживается устройством. Поэтому каждый из источников информации опрапшвается с частотой F Fp/N 1/Т (фиг. 2 е ), где N - число каналов связи, Т - интервал между отсчетами выходного частотно- манипулированного (ЧМ) сигнала с ограниченным спектром.

Поскольку процессы в устройстве для формирования ЧМ сигнала в много

помощи ЦАП 18 и ФНЧ 19. Цель достигается введением БП 7, 10 и П, БСМД 8, коммутаторов 9 и 13, ключей 12 и 14s сумматора 16, 2 ил.

канальных системах связи повторяются через интервал времени f н -п (фиг. 2 а,К), то, следовательно, достаточно рассмотреть работу устройства на интервале t, - t, . Для удобства описания работы устройства формирования ЧМ сигнала рассмотрим интервал с, t - t в увеличенном масштабе (фиг. 2 а ) .

Работу устройства можно функционально разделить на определение и запись начальных адресов в блок 7 памяти; вычисление отсчета выходного сигнала; преобразование цифровых отсчетов ЧМ сигнала в аналоговый сигнал i

Определение и запись начальных адресов производится следующим образом.

В течение времени .,

i/F, t,t выборка двоичного сигнала от определенного источника информации под воздействием сигналов с первого выхода блока 3 управления, поступающих на адресные входы первого коммутатора 1 (фиг. 2 ,f , г ), поступает на первый вход блока 2 памяти, на второй вход которого синхронно с выборкой поступает информация о скорости передачи информации в данном направлении с второго выхода блока 3 управления. С выходов блока 2 памяти сформивован- ное под воздействием входных сигналов т-разрядное число поступает на вход первого слагаемого сумматора 5. Одновременно с выхода блока 6 памяти на вход второго слагаемого сумматора

5поступает т-разрядное число, соответствующее этому же направлению. В первом сумматоре 5 происходит суммирование т-разрядных чисел первого и второго слагаемых,, полученная т-раз- рядная сумма поступает на входы блока 6 памяти. Сигналы старших т-ых разрядов су 1матора 5 и блока памяти

6посч упают на соответствующие входы

блока 8 сравнения по модулю два. В случае различия полярностей сигналов от выходов сумматора 5 и блока 6 памяти (наличие фронта импульсного ЧМ сигнала) на выходе блока 8 сравнения по модулю два формируется сигнал ло- нической единицы. Одновременно с этим блок 11 памяти под управлением сигналов с выхода блока 3 управления и первого коммутатора 1 производит пре образование фазы ЧМ сигнала с выхода сумматора 5 в соответствующий код.

На втором выходе генератора 4 тактовых импульсов формируются тактовые импульсы с частотой F, (фиг. 2ж ) , поступающие на соответствующие входы ключей 12 и 14. На третьем выходе генератора 4 тактовых импульсов чере (М + 1) такт частоты К формируется импульс (фиг. 2е ) длительностью , i/F,, совпадающий по времени с началом импульсов с выхода блока 3 управления в моменты времени t, tj, ..., t... Под управлением этого импульса второй коммутатор 9 подклю- чает ш выходов блока 11 памяти, стар щий ш-ый разряд сумматора 5 и выход блока 8 сравнения по модулю два к соответствующим входам блока 7 памяти. При наличии фронта импульсного ЧМ сигнала, о чем свидетельствует сигна логической единицы на (т+2)-м входе блока 7 памяти, ключ 14 пропускает на сдвиговый вход блока 7 памяти тактовый импульс (импульс 1, фиг. 2ж), под воздействием которого происходит запись (т+ 2)-разрядного слова в блок 7 памяти. При этом в га ячеек записывается начальный адрес (относящийся данному фронту) отсчета. В (т+1)-ю ячейку записывается вид перехода импульсного ЧМ сигнала (положительный или отрицательный фронты), причем логическая единица соответствует отрицательному фронту, логический ноль - положительному. В (т+2)-ю ячейку записывается логическая единица.

На этом запись начальньпс адресов в блок 7 заканчивается.

Вычисление выходного отсчета про- исходит на интервале (t + ч )- t. Второй коммутатор 9 под управлением сигнала нулевой полярности (фиг. 2е ), поступающего на его второй вход с третьего выхода генерато- ра 4 тактовых импульсов через третью группу входов, подключает выходы блока 7 памяти на его информационные входы через второй сумматор 16. Этим обеспечивается круговой сдвиг информации в блоке 7 памяти под тактами частоты F (импульсы 2...(М+1), фиг. 2 ж), поступающими с третьего выхода генератора 4 тактовых импульсов на сдвиговый вход блока 7 памяти через третий вход ключа 14.

Под каждым тактом частоты « из блока 7 памяти выводится (т+2)-разрядное число, первые m разрядов которо-- го подключены к адресным входам блока 10 памяти. По этому адресу из второго блока 10 памяти выводится К-разрядное число, характеризующее .отсчет реакции цифрового фильтра в момент времени t riT на соответствукяций фронт импульсного ЧМ сигнала. Эти К-разрядные числа поступают на первую группу входов третьего коммутатора 13, которьлй управляется поступающим на его второй вход сигналом с ()го разряда блока 7 памяти. Есл« сигнал представляет собой логический ноль (т.е. адрес соответствует положительному фронту), то число с выхода блока 10 памяти поступает на первую группу входов накопительного сумматора 15 без изменения. Если сигнал - логическая единица (т.е. адрес относится к отрицательному фронту), то число с выхода блока 10 памяти инвертируется и с помощью логической единицы (го+О-го разряда блока 7 памяти, поступающей на третий вход накопительного сумматора 15, преобразуется в дополнительный код. Этим обеспечивается вычитание данного отсчета.

Сложение чисел в накопительном сумматоре 15 происходит под воздействием М тактов частоты F, поступающих на его вход с третьего выхода генератора 4 тактовых импульсов (фиг. 2ж) через второй вход ключа ,12. Прохождение первого импульса (фиг. 2ж ) через ключ 12 запрещается под воздействием импульса (фиг. 2е ) с второго выхода генератора 4 тактовых импульсов (фиг. 2 ) .

Одновременно га-разрядный адрес с выхода блока 7 памяти поступает на первую группу входов второго сумматора 16, где суммируется с числом К (где К - число тактов частоты Fa на интервале Т), поступающим на вторую группу его входов. На выходе второгс сумматора 16 образуется т-разрядное

число, соответствующее адресу последу ющего для данного фронта отсчета.

В случае превьппения адресом числа 2 (где 2 - максимальный адрес, по которому хранится отсчет в блоке 10 памяти), что свидетельствует об окончании реакции на соответствукмций фронт, на втором выходе второго сум матора 16 формируется сигнал. По это- му сигналу закрывается третий ключ 17 и в (т+2)-ю ячейку (т+2)-разрядного слова в блок 7 памяти записьшается логический ноль.

При выводе этого слова из блока 7 аамяти по нулевому сигналу его (т+2)- го разряда на выходе блока 10 памяти формируется нулевое число, чем достигается исключение этого (пН-2) рядного слова из обработки.

Через М тактов частоты F, (где М - максимально возможное число фронтов импульсного ЧМ сигнала) на выходе накопительного сумматора I5 формируется отсчет выходного ЧМ сигнала с ограни ченным спектром. Полученная тг-разряд ная сумма поступает на информационные входы цифроаналоговых преобразователей 13.

Под воздействием сигнала с соответ ств тощего адресного выхода блока 3 управления, поступающего на адресный вход одного из цифроаналоговых преоб- разователей 18, п-фазрядная сумма, присутствующая на его входе, преобра зуется им в аналоговый сигнал, который поступает затем на вход соответ ствуищего фильтра 19 нижних частот для ограничения высокочастотных составляющих. Выходы фильтров 19 нижних частот являются выходами устройства.

Вычисление отсчета выходного сигнала для следующего направления на интервале Т t-j-tj производится аналогичным образом.

Формула изобретения

Устройство для формирования час- тотно-манипулированного сигнала в многоканальных системах связи, содержащее генератор тактовых импульсов, первый выход которог о соединен с входом блока управления, адресные выходы которого соединены с адресными входа ми цифроаналоговых преобразователей и с адресными входами первого коммутатора, выход которого подключен к

-.

JQ

.. JQ

25

jQ

35

40

50

55

первому входу первого блока памяти, выходы которого соединены с первыми входами первого сумматора, выходы которого соединены с входами второго блока памяти, выходы которого подключены к вторым входам первого суммаг- тора, накопительный сумматор, выходы которого соединены с информационными входами цифроаналоговых преобразователей, выходы которых подключены к входам соответствующих фильтров нижних частот, при этой информационные входы первого коммутаторз, являются информационными входами ус -. уойстза,, отличающееся тем. что, с целью повышения быстродействия, в него введены третий, четвертый и пятый блоки памяти, второй и третий коммутаторы, три ключа, блок сравнения по модулю два и второй сз мматор, первые выходы которого соединены с первыми входами второго коммутатора, выходы которого подключены к адресным входам третьего блока памяти, выходы которого соединены с адресными входами второго сумматора и с адресными входами четвертого блока памяти, выходы которого подключены к адресным входам третьего ког.«ч-утатора, выходы которого соединены с первыми входами накопительного сумматора, второй вход которого соединен с выходом первого ключа, первый вход которого соединен с первым входом второго ключа и с вторым выходом генератора тактовых импульсов, третий вьгход которого соединен с вторым входом первого ключа, с вторым входом второго к.пюча и с вторьм входом второго ко№1утатора, третьи входы которого подключены к выходам пятого блока памяти, первьй вход которого соединен с управляющим выходом блока уп равления и с вторым входом первого блока памяти, первый вход которого подключен к второму входу пятого блока памяти, третьи входы которого подключены к выходам первого сумматора, выход старшего разряда которого соединен с первым входом знакового разряда второго коммутатора и с первым входом блока сравнения по модулю два, второй вход которого подключен к выходу старшего разряда второго блока памяти, выход блока сравнения по модулю два соединен с первым входом служебного разрада второго коммутато ра, второй вход знакового разряда

которого соединен с выходом знакового разряда третьего блока памяти, с входом третьего коммутатора и с вторым входом накопительного сумматора, второй вход служебного разряда второго коммутатора соединен с выходом третьего ключа, первый вход которого подключен к входу служебного разряда четвертого блока памяти и к выходу

служебного разряда третьего блока памяти, сдвиговый вход которого соединен с выходом второго ключа, третий вход которого подключен к выходу служебного разряда второго коммутатора, второй выход второго сумматора соединен, с вторым входом третьего ключа,причем тактовые входы второго сумматора являются тактовыми входами устройства.

фиг.2

Изобретение относится к электросвязи и м.б.использовано в многоканальных системах передачи данных. Повьшается быстродействие. Устройство содержит три коммутатора 1, 9 и 13, пять блоков памяти (БП) 2, 6, 7, 10 и 11, блок зшравления 3, генератор тактовых импульсов 4, два сумматора 5 и 16, блок сравнения по модулю два (БСМД) 8, три ключа 12, 14 и 17, накопительный сумматор 15, ЦАП 18 и ФНЧ 19. Работа устройства функционально делится на три этапа. На первом этапе производится определение и запись начальных адресов в БП 7 при ;помощи коммутаторов I и 9, БП 2, 6 и 11, блока управления 3, генератора тактовых импульсов 4, сумматора 5, БСМД 8 и ключей 12 и 14. На втором этапе производится вычисление отсчета выходного сигнала на накопительном сумматоре 13 при помощи генератора тактовых импульсов 4, БП7 и 10, коммутаторов 9 и 13, ключей 12 и 14 и сумматора 16. На третьем этапе проS (Л to со со ;о iNd