Усилитель считывания на КМДП транзисторах Советский патент 1986 года по МПК G11C7/06 

Изобретение относится к вычислиельной технике и может быть использовано в запоминающих устройствах на ЩЦП-транзисторах. .

Цель изобретения - повышение стабильности усилителя.

На чертеже показана схема усилитея считывания.

Усилитель считывания на КМДП- транзисторах содержит первый 1 и второй 2 переключательные транзисторы первого типа проводимости, первый 3 И второй 4 нагрузочные транзисторы, второго типа проводимости, первый стробирующий транзистор 5 второго типа проводимости, первый 6 и второй 7 инвертирукнцие транзисторы первого типа проводимости, первый уста- новочный транзистор 8 первого тип-а проводимости, первый 9 и второй 10 входы, первый 11 и второй 12 выходы, первую тактовую шину 13, шину пита-. ния 14 и общую шину 15, а также первый 16 и второй 17 управлякнцие транзисторы первого типа проводимости, второй стробирующий транзистор 18 второго типа проводимости, вторую тактовую шину 19, первый триггер 20 на первом 21 и втором 22 активных .транзисторах первого типа проводимости и первом 23 и втором 24 нагрузочных транзисторах второго типа проводимости, второй триггер. 25 на первом 26 и втором 27 активных транзисторах первого типа проводимости и первом 28 и втором 29 нагрузочных транзисторах второго типа проводимости, второй 30 и третий 31 установочные транзисторы второго типа проводимости, четвертый 32 и пятый 33 установочные транзисторы первого типа проводимости, причем истоки переключательных транзисторов 1 и 2 со- единены с общей шиной 15, сток первого переключательного транзистора 1 соединен с затвором второго переключательного транзистора 2, с стоками первых установочного 8 и нагрузочного 3 транзисторов и затвором первого инвертирующего транзистора 6, сток второго перключательного транзистора 2 соединен с затвором первого переключательного транзистора 1, истоком первого установочного транзистора 8, стоком второго нагрузочного транзистора 4 и затвором второго инвертирующего транзистора 7, затворы первого и второго нагрузочных транзисторов 3 и 4 соединены с первым 9 и вторым 10 входами усилителя соответственно, истоки - с стоком первого стробирующего транзистора 5, исток

которого соединен с шиной питания 14, затвор - с первой тактовой пганой 13 и затвором первого, установочного транзистора, стоки первого и второго инвертирующих транзисторов 6 и 7 соединены с первым 11 и вторым 12 выходами усилителя соответственно, а истоки - объединены, затворы первого 16 и второго 17 управляющих транзисторов соединены с стоками первого 1 и

второго 2 переключательных транзисторов соответственно, истоки - с общей широй 15, стоки - с стоком второго, стробирующего транзистора 18, исток которого соединен с шиной питания 14,

а затвор - с второй тактовой шиной 19, сток второго стробирующего транзистора 18 соединен с стоками первых 21 и 23 и затворами вторых 22 и 24 активных и нагрузочных транзисторо.в первого триггера 20, истоками инвертирую- цих транзисторов 6 и 7 и истоками активных транзисторов 26 и 27-второго триггера 25, стоки вторых 22 и 24 и затворы первых 21 и 23 активных и .

нагрузочных транзисторов первого триггера 20 соединены с затворами второго 30 и третьего 31 установочных транзисторов, истоки которых соединены с. шиной питания 14 и истоками нагрузочных транзисторов 23, 24 и 28, 29 первого 20 и второго 25 триггеров, стоки - с первым 11 и вторым 12 выходами усилителя соответственно, стоки первых 26 и 28 и затворы вторых 27

и 29 активных и нагрузочных транзисторов второго триггера 25 соединены с первьм выходом 11 усилителя, стоки вторых 27 и 29 и затворы первых 26 и 28 активных и нагрузочных транзисторов второго тригг.ера 25 соединены с вторым выходом 12 усилителя, истоки четвертого 32 и пятого 33 установочных транзисторов соединены с общей пганой 15 и истоками-.активных

транзисторов .21 и 22 первого триггера 20, затворы - с тервой тактовой шиной 13, стоки - со стоками первого 1 и второго 2 переключатель- Hbix транзисторов соответственно,

Усилитель считывания работает следующим образом.

В статическом режиме на первой тактовой пшне 13 поддерживается

3

напряжение лог, , а на второй тактовой шине 19 - напряжение лог.О. На- входах 9 и 10 поддерживаются одинаковые напряжения, т.е. разность потенциалов входов усилителя равна нулю. При этом транзисторы 8, 18, 22, 23, 30-33 открыты, а остальные транзисторы закрыты. В результате в узлах .34 и., 35 входной части усилителя на транзисторах 1-5, В, 32 и 33 установлены напряжения лог,о, т.е. входная часть усили

теля установлена в симметричное состояние.

В узле 36 первого триггера 20 поддерживается напряжение лог . ,1, а в узле 37 - лог.О. На выходах 11 и 12 установлены напряжения лог.1. .Сквозное протекание тока через усилитель OTicyTCTByeT, т.е. в статическом решении усилитель мощность не потребляет.

В .режиме считывания информации, на входы 9 и 10 подается напряжение, соответствующее считываемой информа- цин, а на. тактовую щину 13 и шину 19 напряжение лог.О и лог.1 соответственно. В результате входная часть схемы на транзисторах 1-5, 8 и 32-33 переключается в одно из установочных состояний, и в одном из узлов 34 и 3 (дпя определейности, пусть в узле 34) устанавливается напряжение лог.1, а в другом узле 35 - лог.О Переключение входной части усилителя приводит к тому, что открывается один из управляющих транзисторов 16 и 17, а именно транзистор 16, на затворе которого после переключения входной части усилителя появляется напряжение лог. 1.

В результате.отпирания транзистора 16 в узле 36 первого триггера 20 устанавливается напряжение лог.О, а в узле 37 - лог. Ч, т.е. триггер устанавливается в противоположное состояние. При этом открывается ин- ертирующий триггер 6, запираются установочные транзисторы 30 и 31 , и триггер 25 переключается в устойчи- вое состояние, в результате чего на выходе 12 устанавливается напряжение лог. О, а на выходе 12 - лог. Ч. После переключения триггера 25 входная часть усилителя на транзисто- рах 1-5, 8, 32-33 устанавливается в симметричное состояние путем подачи напряжения лог. 1 на тактовую

to

20

2.5 - зо . 5 о

2412854

шину 13 и в ыравнивания напряжений на входах 9 и 10 (считываемый сигнал на входах 9 и уже не нужен). При этом закрываются инвертирующие 6 и 7 5 -и управляющие 16 и 17 транзисторы. Однако считанная информация сохраняется на выходах 11 и 12, поскольку триггеры 20 и 25 сохраняют свои сое-- тояния.

В исходное состояние, соответствующее статическому режиму, усилитель приводится путем подачи напряжения лог. О на вторую тактовую шину 19. При этом открывается транзис- 15 тор 18, который переключает первый

триггер 20 в исходное состояние. В результате открываются установочные транзисторы 30 и 31, и второй триггер 25 устанавливается в симметричное состояние, при .котором на выходах 11 и 12 усилителя устанавливаются одинаковые напряжения лог. Ч.

Таким образом, входная часть усилителя на транзисторах 1-5, 8, 32-33 . находится в ассиметричном состояСнии

в режиме считывания в течение времемикни t g от момента подачи разност

входного /напряжения (между входами 9 и 10) до момента переключения

второго триггера 25.

I. .

Во время работы усилителя его параметры могут изменяться под воздействием различных факторов, например из-за эффекта горячих электронов, влияние.которого наиболее существенно для субмикронной технологии (эффект горячих электронов приводит к изменению пороговых напряжений транзисторов). Наиболее важным параметром усилителя считьшанйя является его. чувствительность, определяемая как минимальная величина входного сигнала, регистрируемого усилителем. Чувствительность зависит от разбаланса плеч входной части усилителя на транзисторах 1-5, 8, 32-33, а именно от различия параметров симметричных транзисторов 1 и 2, 3 и 4, 32 и 33. ЕСЛИ входная часть усилителя находится в симметричном состоянии, то пара- плеч входной части под воздействием дестабилизирующих факторов изменяются одинаково, а чувствительность практически не изменяется. Чувствительность изменяется пропорционально времени работы входной части в ассиметричном состоянии

.t,c

t,T.e.

где V|.p - чувствительность усилителя к - коэффициент пропорциональности.

Для уменьшения изменения чувстви- тельности, т.е. для стабилизации необходимо уменьшать время работы входной части в ассиметричном режи- ме tQj .

В пр едлагаемом устройстве, время работы в ассиметричном режиме входной части сведено к минимуму, равноЛ И п

му t д, , путем введения дополнительных; элементов, позволяющих запомнить состояние входной части..В про- тотипе таких элементов нет, и время

работы входной части прототипа в асмин

симетричном режиме t определяется параметрами цикла запоминающего устройства, некотором работает про-

ТОТИП. .

При времени цикла запоминающего ,пр , мин

устройства 1 мк.с отношение

составляет значительную величину, ра вную 12 (при задержке на каскад в цепочке идентичных КМДП-инверторов равной 3 не).

Поскольку коэффи1р1енты пропорциональности k для прототипа и предлагаемого устройства одинаковы в силу одинаковости входных частей усилителей, то в предлагаемом усилителе Vc изменяется в 12 раз меньше по сравнению с прототипом при одном и том же цикле работы, т.е. более, чем на поря-док стабильнее чувствительность усилителя. При этом быстродействие усилителя уменьшается не более чём на 10-15% по. сравнению с прототипом.

Формула изобретения

Усилитель считьюания на. КЩЩ-тран- зисторах, содержащий первый и второй переключательные транзисторы первого типа проводимости, первьш и второй нагрузочные транзисторы второго типа проводимости, первый стробирующий транзистор второго типа проводимости, первьм и второй инвертирующие транзисторы первого типа проводимости, первый установочный транзистор первого типа проводимости, первую тактовую шину, шину питания и общую шину, причем истоки переключательных транзисторов соединены с общей шиной, сток первого переключательного транзистора соединен с .затвором

с

Ш

15

0

5 0

0

5

0

5

второго переключательного транзисто-. ра, со стоками первых установочного и нагрузочного транзисторов и зат во- ром первого инвертирующего транзисто- ра, сток второго переключательного транзистора соединен с затвором первого переключательного транзистора, истоком первого установочного транзистора, стоком второго нагрузочного транзистора и затвором, второго инвертирующего транзистора, затворы первого и второго нагрузочных транзисторов являются первым и вторым входами усилите.пя соответственно, истоки соединены с стоком первого стробирующего транзистора, исток которого соединен с шиной питания,, затвор - с первой тактовой шиной и затвором первого установочного транзистора, стоки первого и второго инвертирующих транзисторов соединены с первым и вторым выходами усилителя со- ответст венно, а истоки - объединены, о т л и ч а ю ш; и и с я тем, что, с целью повышения стабильности усилителя, он содержит первый и второй управляюп(ие транзисторы первого типа

проводимости, вторую тактовую шину, первый триггер на первом и втором активных транзисторах первого типа проводимости и первом и втором нагрузочных транзисторах второго типа проводимости, второй триггер на первом и втором активных транзисторах первого типа проводимости и первом и втором нагрузочных транзисторах второго типа проводимости, второй и т ретий установочные транзисторы второго типа проводимости, четвертый и пятый установочные транзисторы первого типа проводимости, причем затворы первого и второго управляющих транзисторов соединены с стоками первого и второго переключательных транзисторов соот- ветственно, истоки - с общей шиной, стоки - с стоком второг о стробирующего транзистора, исток которого соединен с шиной питания, а затвор - с второй тактовой шиной, сток второго стробирующего транзистора соединен с стоками первых и затворами вторых активных и нагрузочных транзисторов первого триггера, истоками инвертирующих транзисторов и истоками активных транзисторов второго триггера, стоки вторьЕК и затворы первых активных и нагрузочных транзисторов

первого триггера соединены с затворами второго и третьего установочных транзисторов, истоки которых соединены с шиной питания и истоками нагру- зочных транзисторов .первого и второго триггеров, стоки - с первым и вторым выходами усилитвля соответственно, стоки первьрс и .затворы вторых активных и нагрузочных транзисторов второ- го .триггера соединены с первым выхо- дом усилителя, стоки вторых и затворы первых активных и нагрузочных транзисторов второго триггера соединены с вторым выходом усилителя, истоки четвертого и пятого установочных транзисторов соединены с общей шиной и истоками активных транзисторов первого триггера, затворы - с первой тактовой шиной, стоки - с стоками первого и второго переключательных транзисторов соответственно.

Изобретение относится к вычислительной технике и может быть использовано в запоминакщих устройствах на 1даЦП-транзисторах. Целью изобретения является повышение стабильности усилителя считывания. Усилитель содержит переключательные нагрузочные транзисторы, стробируюощй установочный транзистор, инвертирующие транзисторы, тактовую, общую шину, шину питания, управляющие транзисторы. Введение в усилитель дополнительных элементов позволяет сокра- ,тить время работы входной части усилителя в ассиметричном режиме, что позволяет снизить изменение чувствительности усилителя считывания и тем самьтм повысить его стабильность. 1 ил. i (Л

/ о- Составитель В.Гордонова Редактор Т.Парфенова Техред О. Сопко Корректор ,Е.Рошко

Заказ 3603/46 Тираж 543 .

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул .Проектная, -4

Подпис ное