Усилитель считывания Советский патент 1982 года по МПК G11C7/06 

Недостатками известного усилителя являются низкая чувствительность усилителя из-за конструктивных и тех нологических неоднородноетей парамет ров цепей нагрузки, подключаемых ко входу усилителя, а также то, что , Схема имеет два входа для .приема информации из накопителя, в результате чего Для обработки усилитегля необходимо два входных сигнала, что затрудняет применение усилит(5ля для счи тывания информации из ячеек накопителя, имеющих одну числовую шину. Цель изобретения - увеличение чув ствительности и быстродействия усили теля считывания. Поставленная цель достигается тем что в усилитель считывания, содержа1ДИЙ управляющий транзистор, транзистор сброса и два перекрестно , связанных инвертора, кажда й из которых состоит из последовательно соединенных ключевого и нагрузочного транзйсторов, затворы и стоки нагрузочных транзисторов подключены к первому источнику питания, барьерные транзис торы и транзисторы сброса,, введены два каскада, каждый из КОТОРЫХ состоит из зарядного, усилительного и разрядного транзисторов, причем стоки зарядных транзисторов каскадов подключены к первому источнику питания, а истоки и затворы зарядных транзисторов соединены со стоками соответствующих транзисторов сброса и разряда, и истоками усилительных транзисторов, стоки которых подключены к истокам нагрузочных транзисто ров , затворы усилительных тарнзисторов подключены к истокам соответству ющих барьерных транзисторов, затворы транзисторов сброса, и затвор одного барьерного транзистора подключены к первой шине управления, затвор друго fro барьерного транзистора подключен 1ко второй шине управления, затвор другого барьерного транзистора подключен ко второй шине упррзления, . а затвор управляющего транзистора к третьей шине управления, истоки транзисторов сброса, разрядных и исток управляющего транзистора подкл чены ко второму источнику питания, сток управляющего транзистора подклю чен к cTOKciM ключевых транзисторов у а .стоки барьерных транзисторов объединены и являются входом усилителя считывания. Транзисторы заряда выполнены со встроенным каналом. На фиг, 1 представлена принципиальная электрическая схема усилителя считывания; на фиг. 2 - временная .диаграмма управляющих и выходных сигналов. Усилитель содержит нагрузочные транзисторы 1 и 2, ключевые транзисторы 3 и 4, управляющий транзистор 5 выходы 6,7, один барьерный транзистор 8, зарядный транзистор 9, усилительный транзистор 10, транзистор 11 сброса, разрядный транзистор 12, другой барьерный транзистор 13, зарядный транзисГгор 14, усилительный транзистор 15, транзистор 16 сброса, транзистор 17 разряда, выходы 18 и 19, вход усилителя 20 шины. Предлагаемый усилитель считывания запоминает напряжение, поступающее по числовой шине на вход усилителя 20 в начальный момент времени, сравнивает его с напряжением, поступающим на вход усилителя в процессе считывания информации и усиливает nojiy-i чаемый при этом незначительный разностный сигнал. Рассмотрим подробнее работу схемы, начиная с того момента времени когда на затворы транзисторов 11,.13 и 16 поступает первый . управляющий сигнал Ф 1, напряжение которого равно Лог.О , на затвор транзистора 8 поступает второй управляющий .сигнал t)1ii-,A / напряжение Г а на заткоторого равно ,врр транзистора 5 поступает запус-кающий сигнал Ф 1, напряжение которого равно Лог,1. В результате этого стробируемый триггер, выполненный на транзисторах 1-5 включается запускающим сигналом $ 1 и устанавливается в состояние, определяемое информацией, считанной из ячейки накопителя. С выходов триггерной схемы 6 и 7 поступает на затворы транзисторов 12 и 17, вследствие чего на одном из выходов усилителя считывания формируется напряжение Лог,0, а на другом - Tlor.l. . После того, как на выходах усилителя 18 и 19 считывания сформировался сигнал, приходит второй управля{ощий сигнал Ф1зе«АХ напряжение которого равно Лог.1, и происходит предварительный заряд числовой шины, подколоченной к входу 20 усилителя, до. нулевого напряжения, которое через транзистор 8 передается на емкость С1, Когда на затвор транзистора 8, управляемого вторым управляющим сигналом $ ISCJA приходит напряжение Лог.О/ он запирается и на емкости С1 запоминается напряжение, соответствующее исходному состоянию числовой шины. Одновременно с этим на затвора транзисторов 11,13 и 16 поступает первый управляющий сигнал Ф 1, напряжение которого равно Лог.1 и начинается новый цикл считывания информации из ячеек накопителя ЗУ. Информационный сигнал, считываемый из ячейки, фоЕЖЛируется на входе 20 усилителя и через открытый транзистор 13 передае.тся на ёмкость С2. Таким образом, на затворе транзистора 15 устанавливается напряжение, определяемое информационным сигналом, считываемым из ячейки, а на затворе транзистора 10 устанавливаетсянапряжение, опре деляемое предварительным зарядом ем кости числовой шины. Транзисторы 11 и 16 и подключают истоки тр зисторов 10 и 15 к источнику напряжения Un.n.2 I в результате чего обра зуются два делителя напряжения; пер вьай из транзисторов 1, 10, 11 и 9, второй из транзисторов 2, 15, 16 и 14, в которых усилительные транзист ры 10 и 15 играют роль переменных сопротивлений. Геометрические размеры транзисто ров Ю и 15 подобраны таким образом что при изменении входного сигнала в пределах нуль вольт, они работают в линейном режиме и их коэффициент усиления по напряжению равен 3. На выходах 6 и 7 устанавливгиотся уровни напряжений; определяемые проводимостью транзисторов 10 и 15. С приходом отпирающего напряжения на зат вор транзистора 5, напряжение на вы ходах 6 и 7, предварительно установ ленное до прихода запоминающего сигнала 1, обеспечивает надежный переброс триггера в заданное состояние. Если в процессе предварительного усиления потенциал.на выходе 6 оказался выше потенциаша в уеле 7, то при поступлении отпирающего на- . пряжения на затвор транзистора 5 потенциал на выходе б быстро возрастает, а на выходе 7 продолжает понижаться. Понижение потенциала на выходе 7 приводит к уменьшению прово димости транзистора 12 и увеличению потенциала на выходе 18 усилителя считывания за счет тока зарядного транзистора 9. Транзистор 10 запирается и в дальнейшем не влияет на потенциал на выходе 6. Возрастание потенциала на выходе 6 приводит к отпиранию транзисторов 4 и 17, при этом напряжение на выходе 19 усилителя считывания уменьшается, в результате чего увеличивается проводимость транзистора 15, что приводит, к снижению потенциала на выkoдe 7. Таким образом, предварительно установленное напряжение на выходах 6 и 7 с приходом запускающего сигнала Ф1 обеспечивает Нс1дежный переброс триггера в заданное состояние, Лавин образный процесс опрокидывания триггера завершается тогда, когда на выходе б триггера устанавливается максимальное напряжение, равное ..Г пор-Иипор-2 р . где UOOD - пороговое напряжение трайзистора с индуцированным каналом; Iff - уровень , равный 0,59 К - коэффициент влияния подлож ки. При этом на противоположном выходе триггера 7 формируется напряжение, равное напряжению источника U,,,,, ,j, и-,ии.п.2. Через 100-150 не после переброса триггера на затвор транзисjTopa 8 поступает отпирающий потенцисш второго управляющего сигналаФIj., в результате чего затвор транзистора 10 и запоминающая емкость С1 подключаются к входу усилителя. Схема возвращается в исходное состояние и вновь готова к приему считываемой информации. Таким образом, разделение во времени процесса считывания с помощью управляющих и запускающего сигналов и применение данной схемы усилителя считывания приводит к увеличению быстродействия на 30%, уменьшению потребляемой мощности в 1,5 раза и получению чувствительности усилителя 150200 мВт.. Предлагаемое техническое решение использовано в изделии, ожидаемый эффект от применения которого составит 863,1 1ЫС. руб при годовом объеме выпуска 10 тыс. шт. схем в год. Форйула изобретения 1. Усилитель считывания, содержащий управляющий транзистор, транзистор сброса и два перекрестно связанных инвертора, каждый из которых состоит из последовательно соединенных ключевого и нагрузочного транзисторов, затворы и стоки нагрузочных транзисторов подключены к первому источнику питания,барьерные транзис1 оры и транзисторы сброса,о т л и ч а ющ и и с я тем,что,с целью повышения быстродействия и чувствительности усилителя считывания,он содержит два каскада,каждый из которых состоит из зарядного,усилительного и разрядного транзисторов, причем стоки зарядных .транзисторов каскадов подключены к первому источнику питания, а истоки и затворы зарядных транзисторов соединены со стоками соответствующих транзисторов сброса и разряда и истокги« 1и усилительных транзисторов, стоки которых подключены к истокам нагрузочных транзисторов, затворы усилительных транзисторов подключены к истокам соответствующих барьерных транзисторов, затворы транзисторов сброса и затвор одного барьерного транзистора подключены к первой шине управления, затвор другого барьерного транзистора подключен к второй шине управления, а затвор управляющего транзистора - к третьей шине управления, истоки транзисторов сброса, разрядных и исток управляющего транзистора подключены к второму источнику питания, сток управляюu;oro транзистора подключен к CToKcuvi ключевых трайзисторов, а стоки барьерных транзисторов объединены и являются входом усилителя считывания.

2. Усилитель по п. 1, отличают и и с я тем, что, транзисторы заряда выполнены со встроенным каналом .

Источники информации, принятые во внимание при экспертизе

1.Заявка ФРГ 2.418.936, кл. G 11 С 7/00, 30.06.77.

2.Заявка ФРГ 2.309.192,

кл. G 11 С 7/00, 09.01.75 (прототип)