Цифровое устройство фазовой синхронизации Советский патент 1986 года по МПК H04L7/02 

ция частотной расстройки задающего и подстраиваемого колебаний. Т. обр. выходной код ФД 4 не непосредственно влияет на адрес снимаемого с ПЗУ 5 отсчета выходного сигнала, а подвергается предварительному усреднению. Это уменьшает влияние случайных неинформационных помех, обусловленных

Изобретение -относится к технике электросвязи и может быть использовано при создании систем фдзовой синхронизации в устройствах передачи ди;скретной информации.

Цель изобретения - повьшюние помехоустойчивости.°

На чертеже представлена структурная схема цифрового- устройства, фазовой синхронизации.

Цифровое устройство фазовой синхронизации содержит блок 1 опорных частот, аналогр-цифровой преобразователь 2, блок 3 добавления-исключения импульсов, фазовый дискриминатор 4, ПЗУ 5, регистр 6 памя-ти, первый счетчик 7, накапливающий сумматор 8, первый пороговый блок 9, реверсивньш счетчик 10, кодопреобразователь 11, второй пороговый блок 12, ключ 13, первый 14 и второй 15 инверторы, второй счетчик 16, элементы И 17-20, преобразователь 21 код-частота, первый ИЛИ 22 и второй ИЛИ 23 элементы.

Устройство работает сле дующим об- разом.

Входной сигнал дискретизируется с частотой F0 и преобразуется в цифровой код с помощью аналого-цифрового преобразователя 2, код с которого поступает на вход фазового дискриминатора 4, на выходе которого формируется сигнал, определяемый разностью фаз входного и опорного сигна- лов. Опорный сигнал формируется ПЗУ 5 с записанными отсчетами гармонического колебания. Значение сигнала на выходе ПЗУ 5 определяется кодом адреса, задаваемым первым счетчиком 7, который в момент прихода тактового импульса с блока 1 переписывается из первого счетчика 7 в р.егистр 6, хравлиянием шума и помех, на качество работы устройства. Цель достигается введением БДИИ 3, регистра памяти 6, .счетчиков 7, 10, 16, пороговых блоков 9, 12, ключа 13, инверторов 1А, 15, элементов И 17 - 20,преобразователя 21 и элементов ИЛИ 22 и 23. 1 ил.

нящий значение кода ад реса в течение тактового интервала.

Формируемый посредством фазового дискриминатора 4 код фазового рассогласования, знак и значение которого определяются соотношением фаз задаю- 1дего и формируемого коле баний, в каждом такте поступает на накапливающий сумматор 8, где складывается с .его содержимым. При наличии постоянного фазового рассогласования число, поступающее на накапливающий сумматор 8, имеет один и. тот же знак. Поэтому по истечении нескольких тактов сумма, накопления в накапливающем сумматоре 8 превьшает порог срабатывания пер вого порогового блока 9 и последний выдает один импульс.

В зависимости от знака накопленной в накапливающем сумматоре 8 суммы благодаря наличию первого инвертора 14 открыт либо первый элемент И 17, либо .второй элемент,И 18.

В результате импульс с первого порогового блока 9, пройдя через первый ИПИ 2,2, либо второй ИЛИ 23 элементы., поступает на один из управляющих входов блока 3 на вход Добавление импульса или вход Исключение импульса в зависимости от знака рассогласования фаз. При этом осуществляется корректировка фазьг по 1;страи- ваемого колебания.

Сигнал с первого порогового блока 9 поступает также и ца реверсивный счетчик 10. В зависимости от знака на управляющем входе ревер- сивно го счетчика 10, который определяется, состоянием знакового выхода накапливающего сумматора 8, реверсивный счетчик 10 оказывается включенны на Сложение или на Вычитание.

3

Код числа реверсивного счетчика . 10 поступает на второй пороговый бло 12 через кодопреобразователь 11.

Кодопреобразователь 11 преобразует обратный код числа, занесенного в реверсивном счетчике 10, в прямой. Обратный код формируется в реверсивном счетчике 10 в том случае, когда он работает в режиме вычитателя и накопленное в нем число является отри- цательным. При этом старший разряд реверсивного счетчика 10 используетс для управления кодопреобразователем 11, так-как он несет информацию о знаке накопленного в реверсивном счетчике 9 числа.

Если модул ь числа в реверсивном счетчике 10, формируемый на выходе кодопреобразователя 11, больше значе ния порога срабатывания второго поро гового блока 12, сигнал с выхода : второго блока 12 открывает ключ 13. В результате на вход второго счетчика 16 поступают тактовые импульсы с блока 1. Код числа, определяемый сое тоянием второго счетчика 16, поступает на управление преобразователем 21 на тактовый вход которого подается опорная частота с блока 1. Импульсы с выхода преобразователя 21, следую- щие с частотой, пропорциональной код числа во втором счетчике 1.6, поступа ют на третий И 19 или четвертый И 20 элементы.

В зависимости от знака старшего разряда реверсивного счетчика 10, который поступает на управляющий вход, третьего элемента И 19 непосредственно, а на вход четвертого элемента И 20 - через второй инвертор 15, открыт один из элементов И. Через открытый элемент И, через один из элементов ИЛИ 22 или 23 выходной сигнал преобра13ователя 21 поступает на управляющие входы Добавление, Исключение блока 3, компенсируя MacTot- ную расстройку задающего и опорного генераторов.

Компенсация частотной расстройки приводит к уменьшению фазового рассогласования задающего и подстраиваемого колебаний, в результате вероятности накопления отр ицательных ,и положительных пороговых значений сукма в накапливающем сумматоре 8 вьфавни- вается, и вследствие этого число в v реверсивном счетчике 10 уменьшается. Изменение состояния второго счетчика

95

16

4 .

происходит до тех пор, пока чи- ело в реверсивном счетчике 10 не становится меньше порога срабатывания второго порогового блока 12. Ключ 13 в этом случае закрывается, а во втором счетчике 16 записано число, определяемое частотной расстройкой генераторов .

Выходной код фазового дискриминатора 4 не непосредственно влияет на адрес снимаемого с ПЗУ 5 отсчета выходного сигнала, а подвергается пре- дварител ьному усреднению. Вследствии этого значительно уменьшается влияние случайных неинформативных помех, обусловленных влиянием шума и помех на качество работы устройства синхронизации.

Кроме того, при больших частотных расстройках в предлагаемой системе уменьшается время вхождения в синхронизм за счет поступления на тот или иной вход блока 3 (в зависимости от знака расстройки) импульсов с выхода преобразователя 21, следующих с линейно изменяющейся частотой.

20 25 I Q

Формула изобретения

Цифровое устройство фазовой синхронизации, содержащее аналого-цифро-. вой преобразователь, фазовый дискриминатор, блок опорных частот, посто0

5

янное запоминающее устройство (ПЗУ) и накапливающий сумматор, причем вход аналого-цифрового, преобразователя , является входом устройства, а выход соединен с первым сигнальным входом фазового дискриминатора, второй сигнальный вход которого со единен с выходом ПЗУ, первый выход блока опорных частот соединен с тактовыми входами аналого-цифрового преобразователя, фазового дискриминатора и накапливающего сумматора, выход фазового дискриминатора соединен с входом накапливающего сумматора, отличающееся тем, что, с целью noBbmie- ния помехоустойчивости, в него введены два пороговых блока, реверсивный счетчик, два инвертора, четыре элемента И, два элемента ИЛИ, блок добавления-исключения импульсов, два счетчика, регистр памяти, кодопреоб- 5 разователь, ключ и преобразователь код-частота, причем кодовый выход накапливающего сумматора соединен с входом первого порогового блока, вы- .

0

5-1246395 6

ход знакового разряда накапливающегока, кодовые выходы которого соединены

сумматора соединен с управляющим вхо-с входами регистра памяти, кодовые

дом реверсивного .счетчика, входом выходы регистра памяти подключены к

первого - инвертора и первым входом,5 соответствующим входам ПЗУ, а тактопервого элемента И, выход первого„ вход регистра памяти - к первому

порогового блока соединен со счетнымвыходу блока опорных частот, первые

входом реверсивного счетчика, вторымвходы третьего и четвертого элеменвходом пе{)вого элемента И, первым тов И соединены с, выходом преобразовходом второго элемента И, второйю вателя код-частота, управляющие вхо.вход которого подключей к выходу пер-ды которого соединены с выходом втового инвертора, выход первого элемен-рого счетчика, а тактовый вход соета И подключен к первому входу перво-динен с третьим выходом блока опорных

го элемента ИЛИ, второй вход которого частот, вход второго счетчика соедиподключен к выходу третьего элементаis нен с вьрсодом блока, вход ключа соеН, выход втьрого элемента И соединендинен с первым выходом блока опорных

с nepBb.iM входом второго элемента ИЛИ,частот, а управляющий вход ключа соевторой вход которого соединен с вы-динен с выходом второго порогового

ходом четвертого элемента И, вькодблока, вход которого соединен с выхопервого элемента Ш1И подключен к20 дом кодопреобразователя, входы кодопервому входу блока добавления-исклю-преобразователя соединены с кодовыми

чения имйулЬсов, второй вход котороговыходами реверсивного счетчика, выход

соединен и выходом второго элементастаршего разряда реверсивного счетчиИЛИ, а третий вход с вторым выходом ка соединен с входом второго инвертоблока опорных частот, выход блока до-25. ра и вторым входом третьего элемента

ёавления-исключения импульсов соеди-И, вых:од инвертора соединен с вторым

нен со счетным входом первого счетчи-входом четвертого элемента И.

Изобретение относится к электросвязи и может быть использовано в устройствах передачи дискретной инфор- мации. Повышается помехоустойчивость. Устройство содержит блок опор ных частот 1, аналого-цифровой .преобразова- Tejjb 2, блок добавления-исключения импульсов (БДИИ) 3, фазовый дискриминатор, (ФД) -4, постоянное запоминающее устройство (ПЗУ) 5, регистр памяти 6, два счетчика 7 и 16, накапливающий сумматор .8, два пороговых блока 9 и 12, реверсивный счетчик 10, кодопреобразователь 11, ключ 13, два инвертора 14 и 15, четыре элемента И 17-20, преобразователь код-частота 21 и два элемента ИЛИ 22 и 23,- В БДИИ 3 осуществляется корректировка фазы подстраиваемого колебания и компенсас сл с