Преобразователь параллельного кода в последовательный Советский патент 1986 года по МПК H03M9/00 

tsD v|

О

00 со

Изобретение относится к автоматике и вычислительной технике и может быть использовано при автоматизированном программируемом обмене массивами данных между устройствами, одно из которых работает в параллельном, а другое - в последовательном коде.

Цель изобретения - расширение класса решаемых задач за счет возможности преобразования наперед запрограммированного массива данных, состояш;его из m слов с переменным как по числу слов, так и по числу разрядов в слове, форматом.

На чертеже представлена фунюдиональная схема преобразователя.

Схема, содержит генератор 1 импульсов, первый 2 и второй 3 счетчики импульсов, схему 4 сравнения,коммутатор 5 кода адреса, блок 6 памяти, элемент И-НЕ 7, регистр 8 сдвига, девшфратор 9 нуля, триггер 10 режима, входы 11-14, выход 15 преобразователя ,

Предлагаемый преобразователь кода обеспечивает обработку массива данных, состоящего из числа от 1 до т, каждое ив которых содержит от 1 до п двоичных разрядов. Максимальное число, устанавливаемое на выходе счетчиков 2 и 3, составляет т-1, Преобразователь кода имеет два режима работы:

первьй .режим - программирование, т.е. запись в блок памяти 6 массива данных;.

второй режим - автономный режим преобразования параллельного кода в послед,овательньй.

Переключение режимов производится триггером 10 режима работы.

Регистр 8 сдвига в зависимости от уровня сигнала, подаваемого на его вход выбора режима, работает в двух режи1 ах:

при уровне логической 1 -запись

при уровне логического О сдвиг.

Преобразователь работает следующим образом.

Перед программированием на вход 14 сброса преобразователя подается сигнал сброса на первый счетчик 2 и триггер 10 режима работы, заставляя последний переключиться на режим пpoгpaм opoвaния, при котором сигнал с его единичного выхода, подаваемый на первьй управляющий вход коммутатора 5, заставляет последний подключить выходы первого счетчика. 2 ко входам выборки адресов блока 6 памяти, а сигнал с нулевого выхода триггера 10 режима работы, подаваемьш на второй управляющий вход коммутатора 5, отключает выходы второго счетчика 3 от входов выборки адресов блока 6. Программирование заключается в том, что на входы преобразователя кода подается п-разрядное слово в па раллельном коде, которое при подаче на вход 13 записи блока 6 сигнала записи записывается в ячейку блока 6 снулевым адресом. В нулевой разряд блока 6 записывается л0гический О. При подаче в процессе программирования на вход первого счетчика 2 импульса последний увеличивает свой выходной код на единицу, .которьш через коммутатор 5 подается на входы выборки адресов блока 6. Таким образом, блок 6 подготавливается для записи второго слова в ячейку с адресом, равным единице. Запись второго слова в блок 6 производится описанным выше методом, причем в нулевой разряд блока 6 снова записывается логический О. Таким образом, массив данных в параллельном коде,

состоящий из заданного числа слов,

I

записывается в ячейки блока 6, причем в нулевые разряды последнего.всегда записывается логический О, независимо от кодовой комбинации, составляющей информационное слово. После записи в блок 6 после,а,него слова массива данных на вход первого счетчика 2 подается импул.ьс, и преобразова0 тель кода оказывается готовым к преобразованию записанного массива дан- ; ных.

Для запуска режима преобразования на вход 12 запуска преобразователя подается отрицательный импульс на

О

второй вход элемента 7 И-ИЕ, на сброс второго счётчика 3 и на вход- установки единицы триггера 10 режима работы, логические сигналы на выходах

которого, подаваемые на управляющие входы коммутатора 5., изменяются на противоположные, отключая входы вы- борки адресов блока 6 от выходов первого счетчика 2 и подключая их к вы5 ходам второго счетчика 3. Поскольку второй счетчик 3 импульсом сброса обнуляется по выходам, на входы выборки адресов через блок 6 поступает нулевой код, соответствующий адресу нулевой ячейки блока памяти 6. Таки образом, на вход регистра 8 сдвига блока 6 будет подаваться парзллепьный код, соответствующий первому слову, а также логический О в нулевом разряде. Поступивший на второ вход элемента 7 И-НЕ пусковой на время его действия переведет регистр 8 сдвига в режим записи, и на выходе последнего появится параллел ный код, соответствуюгций первому слову, а также логический О в нулевом разряде, старший разряд п сло ва будет присутствовать на выходе 1 преобразователя кода. Снимаемый с нулевого разряда регистра 8 сдвиг логический О независимо от кода слова поддерживает на выходе дешифратора 9 нуля сигнал логической 1 каторьй, будучи поданным на первый вход элемента 7 И-НЕ, совместно с восстановившейся после пускового импульса логической 1 на втором е входе, устанавливает на его выходе, а, следовательно, на входе выбора режима регистра 8 сдвига сигнал логического О, переводящий регистр 8 сдвига в режим сдвига, Поступаюш е с генератора 1 импульсы продвигают записанную в регистре сдвига информа цию к выходу 15 преобразователя кода, осуществляя, таким образом, преобразование параллельного кода в последовательный, снимающийся с выхода 15 преобразователя кода. После каждого такого, импульса записанньм в нулевом разряде регистра 8 сдвига сигнал логического О при этом также перемещается к выходу 15, поддерживая на выходе дешифратора 9 нуля сигнал логической 1, При этом разряды регистра 8 сдвига заполняются логической 1. После преобразования первого (последнего ч ПО счету) разряда слова на всех входах дешифратора 9 нуля оказываются сигналы логической 1 , а на выходе - сигнал логического О. Перепа с уровня логической 1 на уровень логический О, подающийся на вход второго счетчика 3, заставляет его увеличить номер ячейки блока 6 на т.е. выставить на выходах блока 6 параллельный код, соответствующий второму слову, при этом в нулевом разряде сохраняется сигнал логического О, Появившийся на выходе дешифратора 9 нуля перепад, пройдя че рез элемент 7 И-НЕ, перевод;1т регистр В сдвига в режим записи. На выходах регистра 8 сдвига появляется второе слово, а сигнал О в нулевом разряде обеспечивает на выходе дешифратора 9 нуля появление перепада с уровня логического О на уровень логической 1, На обоих входах элемента 7 оказываются уровни логической 1, а на выходе - уровень логического О, переводящий регистр 8 сдвига в режим сдвига. Начинается преобразование второго слова, и описанный процесс повторяется. После окончания преобразования последнего слова выходной код второго счетчика 3 оказывается одинаковым с выходным кодом первого счетчика 2, т.е. число преобразованных слов становится равным числу слов, записанных в блок 6 при программировании. На выходе схемы 4 сравнения, сравнивающей выходные коды первого и второго счетчиков, появляется сигнал, устанавливающий триггер 10 режима работы в исходное состояние, соответствующее режиму программирования, т.е. преоб-. разователь кода устанавливается в исходное состояние. Перед программированием следующего массива данных нет необходимости в подаче сигнала сброса на вход 14 сброса. Если требуется повторно преобразовать какой-либо массив данных, то на вход 12 пуска преобразователя необходимо подать только пусковой импульс. ормула изобретения Преобразователь параллельного ода в последовательный, содержащий егистр сдвига, дешифратор нуля, ходы которого соединены с выходами азрядов, за исключением старшего. регистра сдвига, генератор импульсов, выход которого соединен со входом сдвига регистра сдвига, выход старшего разряда которого является информационным выходом преобразователя, отличающийся тем, что, с целью расширения класса решаемых задач за счет возможности преобразования наперед запрограммированного массива данных, состоящего из т слов с переменным как по числу слов, так и по числу разрядов в слове, форматом, введены блок памяти, первый и

второй счетчики импульсов, схема сравнения, коммутатор кода aflpeca, триггер режима, элемент И-НЕ, причем информационные входы преобразователя подключены к информационным входам блока памяти, адресные входы которого соединены с выходами коммутатора кода адреса, первый и второй управляющие входы которого подключены соответственно к единичном, и нулевому выходам триггера режима,, вход установки нуля которого соединен с выходом схемы сравнения, первая и вторая группы входов которой и одноименные группы информационных входов коммутатора кода адреса соединены с выходами соответственно первого и второго счетчиков импульсов, счетньаЧ; вход последнего из ко торых и первый вход элемента И-НЕ подключены к выходу дешифратора нуля выходы блока памяти соединены с разрядными входами регистра сдвига, вход выбора режима KOTOpoio соединен с выходом элемента И-НЕ, второй вход которого, вход установки единицы триггера режима и вход сброса второго счетчика импульсов подключены к входу запуска, преобразователя, вход сброса которого соединен с входами сброса триггера режима и первого счетчика импульсов, счетньй вход которого подключен к входу тактовых импульсов преобразователя, вход записи которого соединен с входом записи блока памяти.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при автоматизированном программируемом обмене массивами данных между устройствами, одно из которых работает в параллельном, а другое в последовательном коде. Цель изобретения - расширение класса решаемых задач за счет возможности преобразования наперед запрограммированного массива данных, состоящего из m слов с переменным как по числу слов, так и по числу разрядов в слове, форматом. Цель достигается благодаря -введению в устройство блока памяти, первого и второго счетчиков импульсов, схемы сравнения, коммутатора кода адреса, триггера режима, элемента И-НЕ с соответствующими связями. 1 ил. (Л