Устройство для обнаружения и исправления ошибок в доменной памяти Советский патент 1986 года по МПК G11C11/14 

1 Изобретение относится к области вычислительной техники и может быть использовано, при построении запомина Ю1ЦИХ устройств на цилиндрических маг нитных доменах (ЦМД). Целью изобретения явлйется повыше ние быстродействия устройства для обнаружения и исправления ошибок в доменной памяти. На чертеже изображена блок-схема предложенного устройства. Устройство для обнаружения и исправления опибок в доменной памяти содержит буферный регистр 1, входы группы которого соединены с соответвующими шинами 2 ввода данных, первый вход - с первой шиной 3 управления, триггер 4, вход установки в еди ницу которого соединен с шиной 3 управления, первьй элемент И 5, первый вход которого соединен с шиной 6 синхронизации, второй вход - с выходом триггера 4, а выход - с входами синхронизации буферного регистра 1 и первого счетчика 7, выходы счетчика 7 соединены с входами первой группы программируемой логической матрицы 8 (дешифрирующей состояние Отчет разрядности информационного слова) и адресными входами блока 9 памяти, выход которого соединен с входами второй группы программируемой логической матрицы 8, вход данных блока 9 памяти соединен с соответствующим выходом буферного регистра 1 и соответствующим входом данных программируемой логической матрицы 8 а вход управления блока 9 памяти - с шиной 10 управления, регистр 11 формирования корректирующего кода, входы которого соединены с соответствующей группой выходов программируемой логической матрицы 8j вход синхронизации - с выходом элемента И 5, а выходы - с соответствующей группой входов программируемой логической матрицы 8 и мультиплексора 12, входы которого соединены с соответствующими шинами 13 вывода данных, входы управления мультиплексором 12 соединены с тинами 14 и 15 управления, первый выход программируемой логической матрицы 8 соединен с последовательным входом буферного регистра 1, третий выход программируемой логической матрицы 8 - с соответствующей шиной 16 управления и входом установ ки в единицу второго триггера 17, вы 402 ход которого соединен с первым входом второго элемента И 18, второй выход программируемой логической матрицы 8 соединен с шиной 19 управления, четвертый выход программируемой логической матрицы 8 соединен с первым входом второго элемента И 18 и вторым счетчиком 20, выходы которого соединены с адресными шинами 21, выход элемента И 18 соединен с входом управления шинных формирователей 22, §ходы которого соединены с выходами буферного регистра 1, а выходы - с шинами 13 вывода данных, шина 23 управления сбросом соединена с соответствуюшзями входами счетчика 7, регистра 11 формирования корректирующего кода триггера 17 и счетчика 20, шины 10 и 24 управления Режим коррекции и Чтение/запись соответственно соединены с соответствуюш ми входами программируемой логической матрицы 8. Предложенное устройство работает следующим образом. В режиме записи информационный лок, состоящий из Р слов, -поступает о шине 2 ввода данных пословно на уферный регистр 1. Прием данных просходит по сигналу Прием слова, ередаваемому по шине 3 управления. игнал Прием слова устанавливает единичное, состояние триггер 4, тем амьш разрешая по шине 6 подачу синхроимпульсов на счетчик 7 и регистр 11 формирования корректирующего кода. В буферном регистре 1 происходит параллельно-последовательное преобразование информадионкого слова, которое через программируемую логическую матрицу 8 передается на регистр 11 формирования корректирующего кода. Счетчик 7 подсчитывает количество бит, поступивших на регистр 11 формирования корректирующего кода, После передачи информационного слова в этот регистр с выхода Отсчет разрядности информационного слова программируемой логической матрицы 8 поступает сигнал, переводящий триггер 4 в нулевое состояние и прекращаюш;ий подачу синхроимпульсов. Далее происходит запись очередного информационного слова в буферньш регистр 1. Эта операция повторяется Р раз. В регистре 11 формирования корректирующего кода производится

деление записываемой информации на порождающей многочлен и вычисление корректирующего числа.

После формирования корректирующего числа по шинам 14 и 15 поступают сигналы управления, разрешающие его передачу через мультиплексор 12 на шины 13 вывода данных.

В режиме чтения информационный блок поступает в ОЗУ системы и одновременно по шине 2 ввода данных поступает на буферный регистр ,1. -Данные и корректирующее число передаются в последовательном коде с буферного регистра 1 на регистр 11 формирования корректирующего кода и одновременно в блок 9 памяти.

Полученное в регистре 11 формирования корректирующего кода после чтения информационного блока корректирующее число дает информацию об отсутствии или наличии ошибки.

Если обнаружена корректируемая ошибка, по шине 19 из программируемой логической матрицы 8 поступает сигнал Корректируемая ошибка и выполняется процедура локализации и исправления ошибочных разрядов.

По сигналам Режим коррекции и Прием слова, подаваемым по шинам 1 и 3 управления соответственно, разрешается перезапись информации из блока 9 памяти в буферный регистр 1. Когда в буферном регистре 1 сформировано информационное слово, с выхода Отсчет разрядности слова программируемой логической матрицы 8 поступает сигнал на вход установки нуля триггера 4, переводящий его в нулевое состояние и прекращающий пода- чу синхроимпульсов на буферный регистр 1 и счетчик 7. Тот же сигнал поступает на синхровход счетчика 20.

Далее снова поступает управляющий сигнал Прием слова и вьшолняется запись очередного слова из блока 9 памяти в буферный регистр 1. Одновременно с вьщачей символа из блока 9 памяти происходит сдвиг инфорнации в регистре 11 формирования корректирующего кода. Когда ошибочный символ локализован, он исправляется инвертированием; при этом активируется выход Ошибка скорректирована программируемой логической матрицы 8. Этот сигнал передается на шину 16 управления, а также

устанавливает триггер 17 в 1. В результате информационное слодо, содержащее исправленный символ, по сигналу, поступающему с выхода элемента И 18, вьщается через шинные формирователи 22 в ОЗУ систему по адресу, задаваемому счетчиком 20. На этом заканчивается работа устройства

Формула изобретения

Устройство для обнаружения и исправления ошибок в доменной памяти, содержащее буферный регистр, входы группы которого соединены с соответствующими шинаьш ввода данных, первый вход - с первой шиной управления, первый триггер, первый вход которого соединен с первой шиной упрАвления, первый элемент И, первый вход которого соединен с шиной синхронизации, второй вход - с выходом первого триггера, а выход - с третьим входом буферного регистра, первый счетчик, первый вход которого соединен с выходом первого элемента И, а второй вход - с второй шиной управления, блок памяти, входы группы которого соединены с соответствующими выходами первого счетчика, а вход управления - с третьей шиной управления, программируемую логическую матрицу, входы первой группы которой соединены с выходами первого счетчика, входы второй группы - соответственно с выходом блока памяти, входом блок памяти, соответствующим выходом буферного регистра, третьей и четвертой шинами управления, первый выход программируемой логической матрицы соединен с вторым входом буферного регистра, а второй выход - с пятой шиной управления, регистр форьмрования корректирующего к(й(а, входы группы которого соединены с выходами группы программируемой логической матрицы, первый вход - с выходом первого элемента И, второй вход - с второй шиной управления, а выходы - с входами третьей группы программируемой логической матрицы, мультиплексор, входы группы которого соединены с выходами регистра формирования корректирующего кода, выходы - с шинами вывода данных, а входы управления - с шестой и седьмой шинами управления, шинные формирователи, входы группы которых соединены с вы512755406

ходами буферного регистра, а выхо-второго триггера, второй вход ды - с шинами вывода данных, о т л и-четвертому выходу программируемой чающееся тем, что, с целью логической матрицы, а выход - к вхоповышения быстродействия устройства,ду шинных формирователей, второй оно содержит второй триггер, первый 5счетчик, первый вход которого подвход которого подключен к третьемуключен к четвертому выходу програмвыходу программируемой логическоймируемой логической матрицы, второй матрицы, второй вход. - к второй ши-вход - к второй шине управления, а не управления, второй элемент И, пер-выходы подключены к адресньм шинам вьй вход которого подключен к выходу 10устройства.

Изобретение относится к вычислительной технике и может быть исполь зовано при построении запоминающих устройств на цилиндрических магнитных доменах. Целью изобретения является повышение быстродействия устройства. Оно содержит буферный регистр, два триггера, два элемента И, два счетчика, блок памяти, программирующую логическую матрицу (ПЛМ), регистр формирования корректирующего кода, мультиплексор, шинные формирователи. В устройстве при обнаружении корректируемой ошибки из ШШ поступает сигнал Корректируемая оцмбка и выполняется процедура локализации и исправления ошибочных разс рядов. 1 ил. $ (Л ю м