Устройство для распределения заданий процессорам Советский патент 1986 года по МПК G06F9/50 

1277

n каналов 1, каждый из которых содержит триггер 2, буферный регистр 3, первую 5 и вторую 4 группу элементов И, первый 6 - третий 8 элементы И, элемент И-НЕ 9, первый 10 - третий 12 элементы ИЛИ, процессор 13 и . общие для всего устройства первый коммутатор 14, группу 15 элементов И, группу 16 элементов ИЛИ, третий

17, первый 18 и второй 19 элементы ИЛИ, элемент ИЛИ-НЕ 20, генератор

21 импульсов, второй коммутатор 22,

1

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах для распределения заданий между процессорами.

Цель изобретения - повышение надежности за сче.т уменьшения вероятности потери заданий.

На фиг. Т. изображена функциональная схема устройства; на фиг. 2 - схема блока регистра.

Устройство для распределения заданий процессорам (фиг. 1). содержит каналы 1, каждый из которых .содержит соответственно триггер 2, регистр 3, блоки элементов И 4 и 5, элементы И 6-8, элемент И-НЕ 9, элементы ШШ 10-12, группу информационных выходов 13 устройства, блок 14 элементов И-ИЛИ, блок 15 элементов И, блок 16 элементов ИЛИ, элементы ИЛИ 17-19, элемент ИЛИ-НЕ 20, генератор 21 импульсов, блок 22 элементов И-ИЛИ, блок 23 регистров,группу информационных входов 24 устройства, группу выходов 25 блока 23, вход 26 разрешения записи блока 23, группу входов 27 блока 23, входы 28 и 29 синхронизации блока 23, сигнальный . вход 30 устройства, вход 31 запуска устройства.

Блок регистров (фиг. 2) содержит блоки 32 элементов ИЛИ, элементы И 33, элементы ИЖ 34 и 35, триггер 36, элементы И 37 и 38 и регистры 39.

В исходном состоянии все элементы находятся в нулевом состоянии. Сигналы с нулевых выходов триггеров 2

блок 23 регистров. Новыми элементами в устройстве являются группа, 16 элементов ИЛИ, элемент ИЛИ-НЕ 20, коммутатор 22 и в каждом канале буферный регистр 3, первый - третий элементы ИЛИ 18, 19 и 17, элемент ИЛИ-НЕ 20. Повышение надежности в предлагаемом устройстве обеспечивается за счет того, что заявки, при выполнении которых возникает отказ, возвращаются для обслуживания, что исключает их потерю. 2 ил.

поступают на входы элемента ИЛИ 17, и с его выхода единичный сигнал поступает на инверсный вход элемента ИЖ 19. На второй вход этого элемента поступает нулевой сигнал с выхода элемента ИЖ 18. Регистры 3 находятся в нулевом состоянии, поэтому на выходах элементов ШШ 12 присутствуют нулевые сигналы, а на выходах элементов И-НЕ ,9,- единичные сигналы. Элементы И 8 и блок 22 тоже закрыты. Элементы И 5 открыты, а элементы И 6 закрыты, так как триггеры 2 находятся в нулевом состоянии. Коды за дач, поступающие на вход 24 устройства, через блок 16 элементов ИЖ, блок 14 поступают на входы блока элементов И 5 первого канала 1, по синхросигналу с выхода генератора

21 поступают на выходы 13, одновременно код задачи с вьгходов блока элементов И 5 поступает на информацион- - ные входы регистра 3.1 и по заднему фронту синхросигнала записывается в регистр 3.1. Код задачи с выхода блока элементов И 5.1 поступает через элемент ИЖ 10 на, 1-С входы триггера 2.1 и устанавливает по заднему фронту триггер 2.1 в единичное состояние. При этом открывается блок элементов И 4.1 и элемент 6.1, обеспечивая тем самым поступление очередного запроса на выходы 13 второго канала 1.2. Код второй задачи, посту5 пающий на входы 24, пройдя блок 16 элементов ШШ, блок 14, .блок элементов. И 4.1, поступает на входы блока элемента И 5.2 и по синхросигналу с

5

0

выхода открытого элемента И 6.2 - на выходы 13.2. Далее алгоритм работы устройства такой же, как и при приеме задачи в первый канал. Если . на вход 31 поступил сигнал о том.чтб. 5 задача выполнена, то по синхросигналу с выхода генератора 21 сигнал окончания выполнения задачи проходит через элемент И 7 на вход сброса риг-- гера 2, который устанавливается в О нулевое состояние, и соответствуюпщй канал снова готов к приему задачи.

Если все процессоры заняты, то на выходе элемента ИЛИ 17 присутствует 15 нулевой сигнал. При этом на выходе элемента ИЛИ 19 присутствует единичный сигнал, который открывает блок 15 элементов И и закрывает поступление информации с выхода блока 16 эле-20 ментов ИЛИ через блок 14. Поступающие очередные задачи через открытый блок 15 элементов И принимаются в блок 23 регистров. Теперь на выходах блока 23 регистров не нулевой сигнал, 25 поэтому на выходе элемента ИЛИ 18 появляется единичный сигнал, который поступает на вход элемента ИЛИ 19. Рассмотрим работу блока 23 регистров. В начальном состоянии все ре- 30 гистры 39 установлены в нулевое соq

стояние, триггер 36 - в нулевое состояние, на синхровходы 28 и 29 поступает синхроимпульсы. Если на входах 27 появляется код задачи, то.он 35 поступает через блоки элементов ИЛИ 32 на информационные входы всех регистров 39. Запись кода произойдет только в регистр 39.1, так как синхросигнал с входа 28 поступит на 40 тактовый вход только этого регистра через открытый элемент И 33.1 и элемент ИЛИ 35.1. Все остальные элементы И 33 будут закрыты соответствующими сигналами с элементов ИЛИ 34. 45 После записи кода первой задачи в - егистр 39.1 появляется единичный сигнал на выходе элемента ИЛИ 34.1, которьА открывает элемент И 33,2 и закрывает соответствующий элемент 50 33.1. В связи с этим код следуюей задачи запишется в регистр 39.2. алее коды задач записываются в описанном порядке. Если на входе 6 появляется единичный сигнал,сви- 55 етельствующий о том, что есть своодные процессоры, то информация ре-; истра 39.1 по синхроимпульсу с перого синхровхода поступает в освободившийся процессор. Далее необходимо информацию, содержащуюся в блоке 23 регистров, сдвинуть. Происходит это следующим образом. Синхросигнал с входа 28 через открытый элемент И 37 запускает триггер 36, который открывает элемент И 38. При этом синхросигнал с входа 29, которьпЧ выдается с задержкой относительно сиихросигнала по входу 29, поступает через открытый элемент И 38 и черяз элементы ИЛИ 35 на тактовые входы всех регистров 39. Так как каждый регистр связан с последующим через блок элементов ИЛИ 32, то в них запишется информация из следующего регистра. Таким образом, в первый регистр запишется информация второго регистра, во второй - третьего и т.д Синхросигнал пО входу 29 устанавливает триггер 36 по своему заднему фронту в нулевое состояние. Как толь ко освободится один из процессоров, что соответствует появлению единичного сигнала на выходе элемента ИЛИ 17, откроется блок 14 для передачи информации с выхода блока 23 регистров. Информация с выходов 25 блока 3. регистров поступает в освободившийся канал. Далее устройство функ- ционирует аналогично описанному.Рассмотрим работу устройства в случае, когда во время обработки задачи процессор выдает сигнал о неисправности Допустим, что в процессе обработки задачи на вход 30 какого-либо канала поступил сигнал, который сигнализирует о том, что процессор отказал. Это означает, что задачу-, хранящуюся в регистре 3 данного канала, необходимо повторно передать на входы устройства для выполнения ее в другом исправном процессоре.

При появлении сигнала о неисправности процессора на входе элемента И-НЕ 9 все сигналы оказываются единичными. Поэтому нулевой сигнал с егЬ выхода, воздействуя на соотйетствую- щий инверсный вход блока 22, открывает его для передачи информации с выхода регистра 3 на входы блока 16 элементов ИЛИ. Информация через блок 22 передается только при отсутствии нулевого сигнала с выхода элемента ИЛИ-НЕ 20, свидетельствующего о том, что на входе 24 есть заявка. Если на входах 24 запрос отсутствует, то код задачи с выходов регистра 3 через блок

22, блок 16 элементои ИЛИ поступает в устройство аналогично информации, поступившей по входу 24, Далее по синхронизирующему сигналу с первого выхода генератора 21 код задачи, в з висимости от занятости процессоров, либо запишется в блок 23 регистров, либо сразу поступит в свободный процессор. Синхронизирующий сигнал с второго выхода генератора 22 через элемент И 8 поступает на вход элемента ИЛИ 1 и сбрасывает регистр 3. Таким образом, с выхода элемента ИЛИ 12 снимается единичный сигнал. На выходе элемента И-НЕ 9 появляется единичный сигнал, которьш разрешает другим каналам подключать выходы своих регистров 3 к выходу блока 22.

Формула изобретения

Устройство для распределения заданий процессорам, содержащее блок регистров, первый блок элементов И-ИЛИ, блок элементов И, три элемента ИЛИ, каналы, каждый из которых включает триггер, первый и второй блоки элементов И, первый элемент ИЛИ, причем группа выходов блока регистров соединена с первой группой входов первого блока элементов И-ИЛИ и -С входами первого элемента ИЛИ, выход которого подключен к первому входу второго элемента ИЛИ, выход второго элемента ИЛИ соединен с входом первого блока элементов И-ИЛИ и блока элементов И, группа выходов которого подключена к группе входов блока регистров, выход третьего элемента ИЛИ подключен к инверсному входу второго элемента ИЛИ, группа выходов первого блока элементов Иг-ИЛ подключена к группам входов .первого и BTopoi o блоков элементов И первого канала, первые входы первого и второго блоков элементов И калддого канала подключены соответственно к инверсному и прямому выходам триггера своего канала, группа выходов первого блока элементов И канала является соответствующей группой информационных выходов устройства и соединена с входом первого элемента ИЛИ своего канала, выход первого элемента ЩШ канала подключен С - входам триггера своего канала, инверсные выходы триггеров каждого канала подключены к входам третьего элемента

5

0

15

0

25

30

35

40

45

50

55

ИЛИ, отличающееся тем, что, с повышения надежности за счет уменьшения вероятности потери заданий, в него введены блок элементов ИЛИ, элемент ИЛИ-НЕ, второй блок элементов И-ИЛИ, а в каждый канал введены регистр, второй и третий элементы ИЛИ, первый, второй и третий элементы И, элемент И-НЕ,причем группа информационных входов устройства подключена к первой группе входов блока элементов ИЛИ и к группе входов элемента ИЛИ-НЕ, группа выходов блока элементов ИЛИ подключена к второй группе входов первого блока элементов И-ИЛИ, к группе входов блока элементов И, выход элемента ИЛИ-НЕ подключен к первым входам второго блока элементов И-ИЛИ,группа выходов которого подключена к второй группе входов блока элементе ИЛИ, в каждом канале группа выходов первого блока элементов И подключена к группе входов регистра своего канала, выходы которого подключены к соответствующей группе входов второго блока элементов И-ИЛИ, первый выход генератора импульсов подключен к первому входу первого элемента И, к второму входу первого блока элементов И и к синхровходу регистра первого канала, выход первого элемента И каждого канала соединен с вторым входом первого блока элементов И и синхровходом регистра следующего канала, выход первого элемента И канала соединен с первым входом первого элемента И следующего канала, единичный выход триггера каждого ка-. нала соединен с вторым входом первого элемента И своего канала, инверсный выход триггера подключен к управляющему входу регистра своего канала, каждьш вход запуска устройства подключен к первому входу второго элемента И одноименного канала, второй выход генератора импульсов подключен к второму входу вторых элементов И каналов, выход второго элемента И подключен к входу сброса триггера и первому входу второго элемента ИЛИ своего канала, выход которого подключен к входу сброса регистра своего канала, выходы регистра канала подключены к входам треть.его элемента ИЛИ своего канала, выход третьего элемента ИЛИ канала подключен соответствующему входу элемента И-НЕ своего

7 12771

канала, выход элемента И-НЕ канала подключен к соответствующим входам элементов И-НЕ других каналов и к инверсному входу третьего элемента И своего канала, выход которого подклю- 5 чен к второму входу второго элемента ИЛИ своего канала, сигнальный вход устройства подключен к единичному входу триггера и к соответствующему входу элемента И-НЕ своего канала,вы- Ш ход элемента ИЛИ-НЕ подключен к первым входам третьих элементов И всех каналов, второй выход генератора им

8

пульсов подключен к вторым входам третьих элементов И всех каналов,выход третьего элемента ИЛИ соединен с вторым входом первого блока элементов И-ИЛИ и с входом разрешения записи блока регистров, первый и тактовые входы которого соединены соответственно с первым и вторым выходами генератора импульсов, группа выходов второго блока элементов И канала соединена с группой входов первого и второго блоков элементов И следующего канала.

Изобретение относится к области цифровой вычислительной техники и мо- жет быть использовано в многопроцессорных системах для распределения заданий между процессорами. Цель изобретения - повышение надежности за счет уменьшения вероятности потери заданий. Устройство для распределения заданий процессорам содержит (Л с fAAf tsD фигЛ

Р« дактор Е.Копча

Составитель М.Кудряшев

Техред И.Попович Корректор А.Ильин

Заказ 6668/43 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4