Преобразователь двоично-десятичного кода в двоичный Советский патент 1987 года по МПК H03M7/12 

Изобретение относится к вычислительной технике и может быть исполь- зопано для быстр ого преобразования как целых, так и дробных десятичных чисел в двоичные.

Цель изобретения - повышение быстродействия преобразователя.

На чертеже приведена структурная схема предлагаемого преобразователя двоично-десятичного кода в двоичный. Преобразователь содержит входной регистр 1, переключатель 2 эквивалентов, первый и второй блоки 3 и 4 хранения эквивалентов, накапливающий сумматор 5, К-разрядный преобразователь 6 двоично-десятичного кода в двоичный, информационный вход 7 преобразователя, управляющий вход 8 преобразователя,выход 9 преобразователя

Входной регистр 1 предназначен для хранения в двоичном коде значения i-ой К-разрядной группы десятичных цифр исходного операнда на время такта ее преобразования (i 1, 2, j- где 1 Х - ближайшее целое, большее или равное X; п - разрядность десятичного операнда), Двоичные значения первой и второй частей входного регистра 1 являются младшими частями адресов, по которым происходит обращение к первому 3 и второму 4 блокам хранения двоичных эквивалентов,Входно регистр 1 целесообразно реализовать на двухтактных синхронных D-триггера

Переключатель 2 эквивалентов осуществляет формирование старшей части адресов двоичных эквивалентов,хранящихся в блоках 3 и 4. Его разрядност определяется количеством К разрядных групп десятичных цифр в преобразуемом числе. Он может быть реализован на двухтактном синхронном двоичном счетчике.

Первый 3 и второй 4 блоки предназначены для хранения двоичных экви- валентов первой и второй частей дво- {ичного значения i-ой преобразуемой 1к-разрядной группы десятичных цифр соответственно. Количество двоичных .разрядов на выходе первого 3 и вто- .рого 4 блоков хранения двоичных эквивалентов определяется числом двоичных разрядов, содержащихся в максимальных значениях двоичных эквивалентов. Первый 3 и второй 4 блоки могут быть реализованы на постоян-- Кой памяти.

10

397R2

Накапливающий сумматор З производит суммирование двоичных эквивалентов, выбранных из первого 3 и второго 4 блоков, с ранее накопленным ре5 зультатом. Его можно построить на комбинационном сумматоре с сохране- . нием переносов, приводящем трехрядный код к двухрядному, комбинационном сумматоре с ускоренным переносом и регистре для запоминания результата суммирования.

Преобразователь 6 предназначен для преобразования К-разрядной группы десятичных цифр в двоичный код. При К 2 его целесообразно реализовать на постоянной памяти. При К 2 наиболее приемлемым являются варианты его построения на комбинационных схемах.

В основу предлагаемого преобразователя двоично-десятичного кода в двоичный положен следующий принцип. Преобразование п-разрядного

25 десятичного числа происходит за

тактов. В каждом такте обра- К

15

20

0

5

0

5

0

5

батывается К его десятичных пифр, причем они предварительно преобразуются из двоично-десятичного кода в более компактный двоичный код. Поскольку двоичное значение i-ой К- разрядной группы десятичных цифр может быть представлено в виде (А- + B.)-V., где А- и В-, - первая и вторая .части двоичного значения i-ой группы десятичных цифр, а V - ее вес, то преобразование этой группы десятичных цифр представляет собой суммирование двух двоичных эквивалентов значений A.-V-HB. V. с суммой предыдущих эквивалентов.

Рассмотрим работу предлагаемого преобразователя при К 3,

Перед началом преобразования устанавливаются в ноль триггеры входного регистра 1, переключателя 2 эквивалентов и накапливающего сумматора 5 (эти цепи установки на чертеже не показаны), Через вход 7 преобразователя поступает двоично-десятичное значение трех первых десятичных цифр, которое преобразуется преобразователем 6 в 10-разрядный двоичный код. Первый импульс, поступающий с управляющего входа 8 преобразователя, |записывает во входной регистр 1 двоичное значение, первых трех десятичных цифр, а в накапливающий сумматор 5 - нулевую информацию, выработанную блоками 3 и 4 по исходному (нулевому) состоянию входного регистра 1, Этот же имцульс переводит переключатель 2 эквивалентов на формирование значения старшей части адресов двоичных эквивалентов для цервой 3-разрядной группы десятичных цифр. Младшая часть адреса двоичного эквив;глента первого слагаемого А - V определяется значением первых пяти разрядов входного регистра 1, а младшая часть адреса двоичного эквивалента второго слагаемого В V - значением вторых пяти разрядов регистра 1. Двоичные эквиваленты первого и второго слагаемых хранятся в первом 3 и втором 4 блоках хранения двоичных эквивалентов (по 32 двоичных эквивалента в каждом блоке на каждую 3-разрядную группу десятичных цифр соответственно),

Выбранные двоичные эквиваленты поступают параллельным кодом на входы накапливающего с5Т4матора 5, где осу- ществляетсянх суммирование.

Второй импульс с управляющего входа 8 преобразователя записывает результат суммирования его исходного (нулевого) содержимого со значением двух первых двоичных эквивалентов. Этот же импульс записывает во входной регистр

3

1 преобразованное в двоичный код зна чение вторых трех десятичных цифр и переводит переключатель 2 эквивалентов, на формирование значения старшей части адресов двоичных эквивалентов для второй 3-разрядной группы. Работа преобразователя 6 выполняется ца- раллельно с работой блоков 3, 4 и сумматора 5.

f О20

J5

25

30

35

40

Подобным (. бразом про -;сходит преобразование каждой послед ющен 3-разрядной группы десятичных цифр до тех пор, пока не будут 1треобразованы все десятичные разряды исходного числа, а в накапливающем cyftMaTope 5 не сформируется искомое двоичное число, которое поступает на выход 9 преобразователя. Общее время преобразования п-разрядного десятичного числа опре- . деляется выражением Т t , где t - длительность выполнения одного такта.

Формула изобретения

Преобразователь двоично-десятичного кода в двоичный, содержащий входной регистр, переключатель эквивален- ,тов, первый и второй блоки хранения эквивалентов и накапливающий сумматор, выходы которого являются выхода. ми преобразователя, управляющий вход которого соединен с синхровходом входного регистра переключателя эквивалентов и накапливающего сумматора, первый и второй входы которого соединены соответственно с выходами первого и второго блоков хранения дк- вивалентов, младший разряды адресных входов которых соединены соответственно с первым и вторым выходами входного регистра, а старшие разряды адрес- .ных входов.первого и второго блоков хранения эквивалентов соединены с выходом переключателя эквивалентов,о т- личающийся тем, что, с целью повышения быстродействия преобразователя, в него введен К-разрядный преобразователь двоично-десятичного кода в двоичный, выход ко торого соединен со входом входного регистра, а вход - с информационным входом преобразователя .

7V А

tea

Составитель М.Аршавский Редактор Т. Митейко; Техред в. Кадар Корректор Е. Сирохман

Заказ 7459/58 Тираж 899 Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.А/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4

«5

/ч /ч

Изобретение относится к области. автоматики и вычислительной техники и может быть использовано при построении преобразователей целых и.дробных десятичных чисел в двоичные.Целью изобретения является повышение быстродействия преобразователя. Поставленная цель достигается за счет , того, что преобразователь, реализующий алгоритм суммирования эквивалентов, осуществляет одновременную обработку К десятичных разрядов с формированием уплотненного адреса ПЗУ при помощи промежуточного преобразо- «g вателя К-разрядного двоично-десятич- ного кода в двоичный код. 1 ил. // ю 00 со 00 4j 00