Преобразователь двоично-десятичного кода в двоичный Советский патент 1987 года по МПК H03M7/12 

вателей десятичных чисел в двоичные. Целью изобретения является упрощение преобразователя. Поставленная цель достигается тем, что в преобразователь двоично-десятичного кода в двоичный, содержащий преобразователи кода 8, А, 2, 1 в код 4, 2, 2, 1 и ярусы, каждый из которых реализует шаг алгоритма Горнера, введены

Изобретение относится к вычислительной технике и может быть использовано при построении преобразователей десятичных чисел в двоичные

Цель изобретения - упрощение преобразователя .

На чертеже приведена структурная схема предлагаемого преобразователя для случая преобразования четырехразрядного двоично-десятичного кода

Преобразователь содержит сумматоры регистры 2, коммутаторы , преобразова ели одноразрядного двоично-десятичного кода 8, 4, 2, 1 в код 4, 2, 2, 1, входы десятичных разрядов преобразователя, вход 6 логического нуля преобразователя, выходы 7 старших разрядов преобразователя, выход 8 младшего разряда преобразователя, вход Запись-передача 9 преобразователя.

В основу предлага-емого устройства для преобразования двоично-деся- тичного кода в двоичный положен следующий принцип. Пусть исходный операнд - целое двоично-десятичное число, где d - k-я десятичная цифра, представленная двоичным кодом с весами 8, 4, 2, 1 (1 k 6 4) . Тогда двоичный эквивалент В исходного десятичного числа D может быть вычислен по следующей итеративной формуле:

B((d4-1010+d,) 1010+d2)-1010+d,

(-

S,

группа коммутаторов 3.1-3.4, группа регистров 2.1-2.4 и обратные связи с выходов переноса сумматоров 1.1- 1.3 через соответствующие коммутаторы на входы младших разрядов регистров. Это обеспечивает последовательно-параллельный режим работы с одновременным формированием группы двоичных разрядов. 1 ил.,1 табл.

Сумма S,, является 7-разрядным двоичным числом, сумма S - 10-разрядным и сумма S, - 14-разрядным двоичным числом. В предлагаемом устррйстве значение .суммы Sо формируется на выходах третьего сумматора L по три двоичных разряда в одном такте работы устройства, причем сначала на выходах сумматора Ц образуется значение разрядов суммы Sg со второго по четвертый, а потом в следующем так те на выходах сумматора Ц формируется значение разрядов суммы S с пятого по седьмой. Значение первого

(самого младшего) разряда суммы S равно значению младшего двоичного разряда цифры dj и на выходах сумма- тора Ц не формируется. Это- значение сразу же поступает на соответствующие вход1,1 сумматора Ig s где

участвует в вычислении значения суммы Sj .

Подобным образом в устройстве с помощью второго сумматора l формируется в течение трех тактов значе -; ние суммы Sj, ас помощью первого сумматора 1, в течение пяти тактов работы устройства получается значение суммы S(, которое является

двоичным эквивалентом В исходного десятичного чксла D.

С целью упрощения вычисления cyMMjSg-StB предлагаемом устройстве самая старщая цифра d исходного операнда D представлена в коде 8, 4, 2, I, а все другие его цифры - в коде 4, 2, 2, 1.

Преобразователь работает следующим образом.

В первом такте работы по сигналу на его управляющем входе 9 осущест

3 Г2

вляется прием десятичного операнда с входов 5(-54 в регистры 2,причем только старшая цифра десятичного операнда записывается в регистры без изменения в коде 8, 4, 2, 1, все же остальные цифры предварительно преоб- разуются с помопдью преобразователей 4,-4з из кода 8, 4, 2, 1 в код 4, 2, 2, 1 и только затем записываются в регистры в этом коде. На вы- ходе 8 образуется значение самого младшего двоичного разряда результата. После завершения первого такта на входе 9 устанавливается управляющий потенциал, обеспечивающий в даль- нейшем на протяжении всего процесса .преобразования прием информации в регистры с вторых входов коммутаторов 3,-34 (на вторые входы четвертого коммутатора 34 с входа 6 поступают сигналы логического нуля). Во втором такте работы на выходах первого, сумматора 1 образуется зна

Примечание. В прямоугольники заключены значения разрядов , записываемые в соответствующие разряды регистров 2,-2, а также значения разрядов S, , которые подаются потактно на выходы 7 и 8 (приведены только значащие цифры).

В первом такте работы происходит старший) разряд регистра 2 в коде установка на управляющем входе 9 пре- 8, 4, 2, 1 (все остальные цифры сна- образователя высокого потенциала и 50 чала преобразуются преобразователями осуществляется прием десятичного, операнда с входов в регистры через первые (правые) входы коммута- торов (запись в регистры осуществляется по первому синхроимпуль- 55 го разряда результата. В конце пер- су). Старшая цифра десятичного one- вого такта на управляющем входе 9

из кода 8, 4, 2, 1 в код 4, 2,- 2, 1 и только потом записываются в регистры). На выходе 8 образуется значение самого младшего двоичноранда (в рассматриваемом числовом примере она равна 9) записывается в регистр 2 ив четвертый (самый

преобразователя устанавливается низкий потенциал на все остальное время преобразования операнда.

874

чение с второго по четвертый разрядов результата, которое поступает на выходы 7. Далее выполняются еше четыре такта, в течение которых на выходы 7 поступают десять старших разрядов результата. Таким образом, 14-разрядный двоичньш эквивалент 4- разрядного числа формируется в предлагаемом устройстве за шесть тактов, причем один из этих тактов используется для загрузки исходного операнда в регистры 2,-24 преобразователя.

В таблице приведен числовой пример выполнения преобразования деся- тичного числа 9124 в двоичное число 1000 1110 100100, причем в столбцах 1-6 отображено содержимое первого, второго, третьего и четвертого раз- ; рядов (справа налево)регистров 2 после окончания каждого из шести тактов работы устройства.

старший) разряд регистра 2 в коде 8, 4, 2, 1 (все остальные цифры сна- чала преобразуются преобразователями го разряда результата. В конце пер- вого такта на управляющем входе 9

из кода 8, 4, 2, 1 в код 4, 2,- 2, 1 и только потом записываются в регистры). На выходе 8 образуется значение самого младшего двоичнопреобразователя устанавливается низкий потенциал на все остальное время преобразования операнда.

5

-Во время второго такта происходит вычисление значений второго,третьего и четвертого разрядов Sg, два первых из которых в этом такте участвуют в вычислении на сумматоре 1. Значения второго и третьего разрядов, вырабатываемые во втором такте, участвуют в этом же такте в образовании S(, значения трех разрядов которого (S, S и S) снимаются с выхода 7, После выполнения второго .такта в регистры заносятся , S, S, где ,3,4 соответственно, а также значения выходных переносов из сумматоров 1 -Ц для вычисления на них в третьем такте значений трех следующих разрядов Sn, Sg, Pj, где .,2,3. В регистр 2 с входа 6 за- писываатся нулевая информация,

В третьем такте на су гматорах 1, - вычисляются величины Sg, Sj, S С выхода 7 при этом снимаются величины sj, S, Sj . В конце третьего такта в регистры 2 , и 2 записываются значения разрядов S и 8.3. В ре- гистр 2 3 записываются нули с выхода регистра 2, а в регистр 2 опять записывается нулевая информация с входа 6, В последующих тактах преобразователь работает аналогично. В шестом такте на выходе 7 появляются старшие разряды двоичного числа.

Подобным образом может быть разработано устройство, формирующее в одном гакте г двоичных .циАр результа

/о

та ( -г- , где m - общее число двоичных цифр результата, xj - ближайшее целое, большее или равное х), причем длительность такта опре- деляется временем записи информации в регистр и задержкой информации на одном коммутаторе и г одноразрядных двоичных сумматорах.

Фор мула изобретения

Преобразователь двоично-десятичного кода в двоичный, содержащий (п-1) сумматоров и () преобразователей одноразрядного двоично-десятичного кода 8, 4, 2, 1 в код 4, 2, 2, 1 (где п - число десятичны разрядов) причем входы i-ro (i l-:-n- -1) преобразователя одноразрядного двоично-десятичного кода 8, 4, 2,1 в код 4, 2,2, 1 соединены соответственно с входами i-ro двоично-де- .

876

сятичного разряда преобразователя, выход младшего разряда первого преобразователя одноразрядного двоично-десятичного кода 8, 4, 2, 1 в код 4, 2, 2, 1 и выходы первого сумматора соединены соответственно с выходами преобразователя, выходы двух младших разрядов j-ro сумматора () соединены соответственно с первыми входами двух стар Ешх разрядов (j-l)-ro сумматора, отличающийся тем, что, с целью упрощения преобразователя, он содержит п регистров и п коммутаторов, управляющие входы которых соединены с входом Запись-передача преобразователя, входы трех старших разрядов п-го десятичного разряда которого соединены соответственно с первой группой входов п-го коммутатора, вторая группа входов которого сЪединена с входом, логического нуля преобразователя, выход старшего разряда i-ro регистра соединен с первым входом младшего разряда и вторым входом старшего разряда 1-го сумматора, вход переноса и вторая группа входов двух младших разрядов которого соединены соответственно с выходами трех младших разрядов i-ro регистра, входы которого соединены соответственно с выходами i-ro коммутатора, первая группа входов трех младших разрядов которого соединена соответственно с выходами трех старших разрядов i-ro преобразователя одноразрядного двоично-десятичного кода 8, 4, 2, 1 в код 4, 2, 2, 1, первый вход старшго разряда i-ro коммутатора соединен с выходом младшего разряда (i+ +1)-го преобразователя одноразрядного двоично-десятичного кода 8, 4, 2 1 в код 4, 2, 2, 1, второй вход младшего разряда i-ro коммутатора соединен с выходом переноса i-ro сумматора, разрядные выходы которого соединены соответственно с второй группой входов трех старших разрядов (i-l)-ro ком {утатора, вторая группа входов трех старших разрядов (п-1)-го коммутатора соединена соответственно с выходами п-го регистра выходы двух младших разрядов которого соединены соответственно с первой группой входов двух старших разрядов (п-1)-го сумматора, первый вход старшего разряда п-го коммутатора соединен с входом младше.о дво712921878

ичного разряда п-го десятичного раз- гистра соединены соответственно с ряда преобразователя, входы п-го ре- выходами п-го коммутатора.

Изобретение относится к вычислительной технике и может быть использовано при построении преобразоi (/) С