Устройство для ввода информации в память микроЭВМ с общей шиной Советский патент 1987 года по МПК G06F13/00 

Изобретение относится к вычислиельной технике и может быть испольовано в устройствах ввода информаии в микроэвм.

Целью изобретения является упроение устройства.

На фиг. 1 представлена блок-схеа устройства для ввода информации память микроэвм с общей шиной; на иг, 2 - структурная схема блока коммутации; на фиг, 3 - структурная

схема блока управления; на фиг.- 4 - временные диаграммы, характеризующие

цикл обмена информацией.

Устройство для ввода информации в память микроэвм с общей шиной соержит (см. фиг. 1) буферный регистр 1 информации, формирователь 2 адреса, блок 3 управления и блок 4 коммутации. По линии связи q осуществляется ввод информации ДАННЫЕ с внешнего устройства (не показано), например аналого-цифрового преобразователя, на вход буферного регистра 1 информации, По служебной- линии связи б от внешнего устройства поступают сигналы ГТ (запрос- на обмен) на вход формирователя 2 адреса и одновременно на вход блока 3 управления. По служебным линиям связи 6 ОТВ (ответ), г ДЗП (достоверность записи) и д ОБМ (обмен информацией) осуществляется связь блока 3 управления с ОЗУ микроэвм (не показана) , По линиям связиэ 3, осуществляется передача управляющих сигналов с блока 3 на соответствующие входы буферного регистра информации и блока 4 коммутагщи. В свою очередь, передача информации ДАННЫЕ с выхода регистра 1 и АДРЕСА с выхода формирователя 2 осуществляется по линиям связи к ,л с соответствующими входами блока 4 коммутации, выходная информация которого по линии связи (U передается на вход ОЗУ микроэвм.

Блок коммутации (см, 4иг. 2) предназначен для передачи адресов и данных в магистраль ОЗУ микроЭВМ и выполнен в виде 16-разрядного мультиплексора с двух направлений на одно направление. Каждый из разрядов мультиплексора содержит первый 5 и второй 6 элементы НЕ и элемент 2И- -ИЛИ-НЕ 7. Элемент 5 входом подключен к линии связи, к, а выходом - к

первому входу элемента 7, у которого третий вход является выходом

5

0

5

0

5

0

5

0

5

элемента 6, вход которого подюгцочен к линзяи связи л , Второй и четвертый входы элемента 7 подключены соответственно к пятому (Строб адреса) и шестому (Строб данных) выходам блока 3 управления.

Блок 3 управления (см, фиг, 3) содержит элементы НЕ 8, НЕ 9, элементы задержки 10,11 и 12, одновиб- раторы 13 и 14, RS-триггеры 15 и 16 и 1К-триггер 17.

Формирователь 2 адреса предназначен для формирования адреса ячейки памяти ОЗУ микроэвм, в которую производится запись информации и выполнен по общеизвестной схеме 4-разрядного двоичного счетчика, формирующего переменную часть адреса, а постоянная часть адреса формируется паянными перемычками.

Работа устройства прямого доступа в памяти микроэвм заключается в следующем.

После выполнения части программы,за которой следует обмен по записи с внешним устройством, процессор микроЭВМ переходит в режим ожидания и внешнее устройство по мере гот овности выдает информацию и сигнал-ГТ, по которому формирователь 2 адреса формирует адрес ячейки ОЗУ микроЭВМ, Информация поступает в буферный регистр 1, При появлении запроса на обмен от внешнего устройства блок 3 управления организаует цикл обращения к ОЗУ микроэвм по записи с соблюдением временных соотношений между информационными и служебными сигналами. При этом блок 3 управления вырабатывает серию управляющих

г

сигналов на буферный регистр I информации и на блок 4 коммутации. Кроме того, он осуществляет связь с микро- ЭВМ по линиям служебных сигналов (ОБМ, ОТВ, ДЗП), По мере поступления управляющих сигналов блок 4 коммутации выдает в 16-разрядную магистраль ОЗУ коды адреса ячейки, к которой осзтцествляется обращение по записи, а также информацию, которую необходамо записать по выбранному адресу. Передачу адресных и информационных слов блок 4 коммутации осуществляет с разделением во времени. Процесс записи информации синхронизируется и контролируется блоком 3 управления посредством обмена с ОЗУ микроэвм по линиям служебных

сигналов (ОБМ, ОТВ, ДЗП), По окончании передачи информационного массива устройство ввода информации в память микроэвм формирует признак окончания обмена, инициирующий запуск процессора микроЭВМ на продолжение выполнения рабочей программы. При этом устройство прямого доступа в память микроэвм переходит в режим ожидания, запрещающий любой вид обмена с ОЗУ. Этот режим характеризуется наличием уровней 1 на всех линиях, соединяющих данное устройство с магистралью ОЗУ. Режим ожидания поддерживается блоком 3 управления до прихода следующего сигнала ГГ.

Работа блока коммутации 4 заключается в следующем. До прихода сигнала Запрос на обмен в буферный, регистр 1 данных и формирователь 2 адреса записываются коды информации и адреса ячейки ОЗУ микроЭВМ, к которой предполагается обращение по записи. С выходов указанных блоков коды поступают на входы лементов 5 и 6. Как указывалось выше, передача в ОЗУ микроэвм адресов и данных происходит с разделением во времени. Этот режим обеспечивается блоком 4, который управляется блоком 3 следующим образом. После поступления в блок 3 сигнала Запрос на обмен блок 3 вырабатывает положительный импульс Строб выдачи адреса, который по соответствующей щине поступает на общие входы элементов 7. При этом на линии Строб выдачи данных присутствует О. При поступлении положительного импульса по линии Строб выдачи адреса адресная информация с выходов соответствующих инверторов синхронно с сигналом Строб выдачи адреса.появляется на выходе элементов 7, причем коды всех разрядов адреса (с О по 15) повторяют коды адресов на входе адресных инверторов (элементов НЕ 5). Таким образом, во время действия импульса Строб выдачи адреса осуществляется по линии связи м передача в магистраль ОЗУ 16-разрядного кода адреса ячейки, в которую будет производиться запись информации. По окон- чации сигнала Строб выдачи адреса в микроэвм осуществляется запоминание выданного адреса ячейки, а на соответствующей линии блока 3 устанавливается О. После снятия сигнала Строб выдачи- адреса блок 3 вырабатывает положительный импульс Строб выдачи данных, который по соответствующей линии поступает

на общие входы элементов 7, как и в , предыдущем случае 16-разрядного кода данных, повторяющего код на входах элементов 6 данных. Этот 16- разрядный код данных поступает в

магистраль ОЗУ микроЭВМ и записывается в ячейку, адрес которой был передан и запомнен во время действия сигнала Строб выдачи адреса. По появлению очередного сигнала Запрос

на обмен блок 4 коммутации повторяет описанный цикл записи.

Временные диаграммы, характеризующие цикл обмена между внещним устройством и ОЗУ микроэвм через

устройство прямого доступа в память микроэвм приведены на фиг, 4. При появлении запроса на обмен блок 3 управления формирует управляющее воздействие на блок 4 коммутации

для передачи по линиям АДРЕС - ДАННЫЕ адреса ячейки, к которой производится обращение, С задержкой в 100 НС, осуществляемой элементом задержки блока 3 управления, вырабатывается передний фронт сигнала ОБМ, поступающий по соответствующей линии в ОЗУ, в котором происходит запоминание поля адреса ячейки, С задержкой в 400 не блок 3 управления

вырабатывает передний фронт сигнала ДЗП, по которому блок 4 передает информацию в ОЗУ и производится запись в выбранную ячейку. По окончании записи в данную ячейку, которая длится около 200 не, ОЗУ формирует передний фронт сигнала ОТВ, подтверждающий со стороны микроЭВМ наличие записи. Этот сигнал воспринимается блоком 3 управления, который с задержкой в 200 не снимает сигнал ДЗП, Задержка в 200 не вводится для более доетоверной запиеи данных в ячейку ОЗУ, По окончании сигнала ДЗП через 400 не ОЗУ формиРУет задний фронт сигнала ОТВ, который, воздействуя на блок 3 управления, завершает цикл обмена. При появлении нового запроса на обмен информацией цикл записи повторяется.

Блок 3 управления также работает в соответствии с временными диаграммами на фиг. 4. Сигнал ГТ, указывающий на то, что данные и адреса готовы для передачи в микроЭВМ, ин

JO

f5

5 .-1290336

ертируется на элементе 8 и постуает на S-нход триггера 17, который ырабатывает потенциал разрешения ыдачи кода адреса через блок 3 упавления. С задержкой в 100 не на лементе 10 сигнал ГТ поступает а S-в.ход триггера 16, и на линии БМ магистрали ОЗУ появляется отриательный перепад напряжения, по которому в ОЗУ происходит запоминание кода адреса,- преданного по ли- ниям АДРЕС-ДАННЫЕ. Через 150 не сигнал ТТ, воздействуя на С-вход триггера 17, снимает потенциал разрешения выдачи кода адреса и, од- новременно воздействуя на S-вход триггера 15, выдает потенциал разрешения выдачи кода данных, С за- держкой в 100 НС на линии ДЗП появляется отрицательный перепад, инициирующий запись выданной информации в ячейку ОЗУ. После записи информации микроэвм выдает сигнал ОТВ, подтверждающий запись, передний фронт которого через одновибратор 13, подается на R-вход триггера 16 и снимает сигнал ДЗП, после чего на мик- роЭВМ вьфабатывает задний фронт сигнала ОТВ. Задний фронт сигнала ОТВ через одновибратор 1,4 подается на R-вход триггера 6, снимая тем самым сигналом ОБМ, после чего цикл обмена считается законченным. При необходимости многократной записи информации в ячейки ОЗУ обмен осуществляется в соответствии с описанным алгоритмом. Обеспечивая высокое быстродействие обмена информацией между внешним устройством и микроЭВМ, предлагаемое устройство для ввода информации в память микроЭВМ с общей шиной может быть применено для работы с высокоскоростными датчиками информации, например телевизионными передающими камерами при передаче больших массивов данных

20

25

ги н ни г ля ч л ци пи с в с к вх х т в к в эл с в вх

м

30 в г к п ми

35 у эл эл ти ви

40 ди вы вы пе -45 вы в эл

Формула изобретени.я

Устройство для ввода информации в память микроэвм с общей шиной, содержащее буферный регистр, формирователь адреса и блок управления о т ли.ч а ющ е..е с я тем, что, с целью упрощения, оно содержит блок коммутации, выход которого является информационным выходом устройства, вход данных устройства соединен с информационным входом буферного ре

5

0

5

гистра, вход записи которого соединен . с первым выходом блока управления, второй и третий выходы которого соединены с первым и вторым управляющими входами блока коммутации, четвертьй и пятый выходы блока управ - ления соединены с выходом сигнализации обмена и выходом управления записью в память устройства соответственно, вход признака окончания ввода устройства соединен с входом сброса блока управления, вход запуска которого соединен с управляющим входом формирователя адреса и с входом запроса на ввод устройства, выходы буферного регистра и формирователя адреса соединены с первым и . вторым информационными входами блока коммутации соответственно, причем блок коммутации содержит первую и вторую группы элементов НЕ и группу элементов 2И-ИЛИ-НЕ, выходы которой соединены с выходами блока коммутации, первый и второй информационные входы блока коммутации соединены с входами элементов НЕ первой и второй групп соответственно, выходы элементов НЕ первой и второй групп соединены соответственно с первыми и

30 вторыми Е1ходами элементов 2И-ИЛИ-НЕ группы, третьи и четвертые входы которых соединены соответственно с первым и вторым управляющими входами блока коммутации, причем блок

35 управления содержит первый и второй элементы НЕ, с первого по третий элементы задержки, с первого по третий триггеры и первый и второй одно- вибраторы, вход запуска блока сое40 динен с входом первого элемента НЕ, выход которого соединен с первым выходом блока, с входом установки в 1 первого триггера, с входами первого и второго элементов задержки -45 выход которого соединен с синхровхо- дом первого и входом установки в 1 второго триггеров, выход первого элемента задержки соединен с входом установки в 1 третьего триггера.,

50 инверсный выход которого соединен с четвертым выходом блока управления, прямой выход первого триггера соединен, с вторым выходом блока управления, инверсный выход второго тригге55 ра соединен с входом третьего элемента задержки, выход которого соединен с пятым выходом блока управления, прямой выход второго триггера соединен с третьим выходом блока

и

Изобретение относится к области вычислительной техники и может быть использовано в устройствах ввода информации в память микроЭВМ. . Цель изобретения - упрощение устройства. Устройство содержит буферный регистр, формирователь адреса, блок управления и блок коммутации. Вьше- упомянутая совокупность признаков приводат к достижению цели. 4 ил. Х) о со 00 Ot)

Ж

Составитель В. Тяпкин Редактор И. Рыбченко Техред Л, Сердюков а . Корректор А. Тя4::ко

Заказ 790А/48 Тираж 673 Подписное ВНЙИШ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д, 4/5

Проиэводственио-полигра(|ическое предприятие, г. Ужгород, ул. Проектная, 4