Устройство для умножения Советский патент 1987 года по МПК G06F7/52 

25

Изобретение относится к вычислиельной технике и может быть испольовано при разработке быстродействуюих арифметических устройств, где рименяется контроль на четность. g

,Целью изобретения является повышение достоверности результата умноения.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - tO ункциональная схема одного из вариантов блока формирования частичных произведений; на фиг. 3 - функцио- нальная схема одного из вариантов блока суммирования.15

Устройство для умножения (фиг. 1) содержит блок 1 формирования частичных произведений, блок 2 суммирования, элемент И 3, блоки 4 и 5 сложения по модулю два, блок 6 сравнения, 20 информационные входы 7 и 8 множимого и множителя устройства, входы 9 и, 10 контрольных разрядов множимого и множителя устройства, информационный выход 11 устройства, выход 12 ошибки устройства.

Блок 1 формирования частичных произведений (фиг. 2) содержит группу элементов И 13 и выходы 14-29 элементов И 13 группы.

Блок 2 суммирования (фиг. 3) содержит одноразрядные двоичные сумматоры 30-41, группу выходов 42 результата и группу 43 выходов переносов блока.35

Устройство работает следующим об - разом.

1

После подачи сомножителей на информационные входы 7 и 8 устройства 40 в блоке 1 формируются частичные произведения, которые далее поступают в блок 2, где суммируются с учетом весов их разрядов. На выходах результата блока 2 суммирования образуется 5 в однорядном коде произведение, которое и поступает в качестве результата на информационный выход 11 устройства. Одновременно с этим возникающие в блоке 2 при суммировании JQ частичных произведений переносы поступают в первый блок 4 сложения по модулю два, где осуществляется их суммирование по модулю два. На дополнительный вход этого блока подается с выхода элемента И 3 значение произведения четностей сомножителей. На - выходе блока 4 формируется косвенно предсказанная четность произведения.

5

5

0

5

0 5 Q

которая в дальнейшем сравнивается , на блоке 6 сравнения с фактической четностью произведения, образованной на выходе второго ёлока 5 сложения по модулю два. В случае несовпадения значений фактической и предсказанной четностей произведения на выходе 12 устройства формируется сигнал ошибки. Если блок 2 суммирования построен с использованием одноразрядных сумматоров с функциональной зависимостью суммы от переноса, то в предлагаемом устройстве для умножения обнаруживаются все ошибки в произведении (одиночные и групповые), которые вызваны одиночной неисправностью. Рассмотрим это на примерах. Пусть на выходе 20 элемента И 13 блока 1 формирования частичных произведений сформирован неверный результат из-за неисправности элемента И 13. Тогда ошибка в формировании этого разрядного произведения обязательно вызы- вает ошибку в формировании суммы сумматора 33, которая, в свою очередь, вызывает ошибку в сумме сумматора 34 и обязательно приводит к ошибке в сумме сумматора 35, а следовательно, и к ошибке в четвертом разряде про- изведекия. Так как в рассмотренном случае предполагается, что ошибки в переносах сумматоров не возникают, то общая ошибка в переносах и разрядах произведения нечетная, что обнаруживается контролем по четности. Пусть теперь та же самая ошибка в образовании разрядного произведения вызывает ошибку как в сумме сумматора 33, так и в его переносе (для сумматоров с функциональной зависимостью суммы от переноса ошибка в переносе обязательно сопровождается и ошибкой в сумме, т.е. возможен случай, когда есть ошибка в сумме и нет ошибки в переносе, и не возможен случай, когда есть ошибка в переносе и нет ошибки в сумме). Тогда ошибка в сумме сумматора 33 приводит к ошибке в четвертом разряде произведения, а ошибка в переносе сумматора 33 вызывает ошибку в сумме сумматора 37, которая приводит к ошибке в пятом разряде произведения. Общее число ошибок в переносах и разрядах произведения нечетное (две ошибки в произведении и одна ошибка в переносах) , что обнаруживается контролем по четности. Аналогичным образом обнаруживаются и другие сочетания

бок, вызываемые одиночной неисправностью устройства.

Фор м у ла изобретения

Устройство для умножения, содержащее блок формирования частичных произведений и блок суммирования, причем информационные входы блока формирования частичных произведений являются соответственно входами множимого и множителя устройства, информационные выходы блока частичных произведений соединены соответственно с равновесными информационными входами блока суммиройания, выход результата которого является информационным выходом устройства, отличающееся тем, что, с целью повьппения достоверности результата

754

умножения, в него введены блок сравнения, элемент И и два блока сложения по модулю два, причем первый и второй входы элемента И являются

входами контрольных разрядов множимого и множителя устройства соответственно, выход элемента И и группа выходов переносов блока суммирования соединены с соответствующими входами группы входов первого блока сложения по модулю два, группа выходов результата блока суммирования соединена с группой входов второго блока, сложения по модулю два, выходы первого и второго блоков сложения по модулю два соединены соответственно с первым и вторым информационными входами блока сравнения, выход которого является выходом ошибки устройства.

Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих арифметических устройств, где применяется контроль на четность. Цель изобретения - повьппение до.сто- верности результата умножения. Умножение осуществляется с помощью блока 1 частичных произведений и блока 2 суммирования, выход результата которого является информационным выходом устройства. Выходы всех внутренних сигналов переноса блока 2 суммирования поступают на входы первого блока 4 сложения по модулю два, где складываются с сигналом на выходе элемента И 3 и образуют предсказанный сигнал четности (на входы элемента И 3 поступают контрольные разряды множимого и множителя). Сигналы с выхода результата блока 2 суммирования поступают на входы второго блока 5 сложения по модулю два для формирования фактического значения четности результата. Предсказанный и фактический сигналы четности на выходах соответственно первого и второго блоков сложения по модулю два сравниваются с помощью блока сравнения, который при несравнении этих сигналов форми- i рует сигнал на выходе ошибки устройства. 3 ил. S Ю О СЛ to QD СЛ /2

Редактор Н.Лазаренко

Составитель В.Гречнев Техред и.Попович

Заказ 272/48

Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Корректор С.Шекмар