Буферное запоминающее устройство Советский патент 1987 года по МПК G11C11/4093 G11C8/00 G11C19/00 

Изобретение относится к автоматике, измерительной и вычислительной технике и может быть использовано для записи и считывания информации с задержкой относительно сигнала начала работы.

Цель изобретения - упрощение устройства.

На чертеже приведена схема предлагаемого устройства.

Устройство содержит накопитель 1, пер- вый 2 и второй 3 счетчики адреса, дешифратор 4 и элементы И-НЕ 5, информационные вход 6 и выход 7 устройства , тактовый вх.од 8, вход 9 начальной установки, вход 10 записи, адресные входы первой 11 и второй 12 групп накопителя.

Накопитель 1 может быть реализован на микросхемах памяти, например, К176РУ2 или К564РУ2, при этом адресные входы второй группы являются входами выбора соответствующих микросхем памяти. Второй счет- чик 3 адреса и дещифратор 4 могут быть реализованы в виде одной микросхемы К176ИЕ8.

Буферное запоминающее устройство работает следующим образом.

Режим работы устройства (запись или считывание) определяется сигналом на входе 10 записи. Устройство начинает работать после подачи сигнала на вход 9 начальной установки, которым счетчики 2 и 3 адреса устанавливаются в исходное состояние. Тактовыми сигналами на входе 8 изменяет- ся состояние счетчика 2 адреса, однако обращения к накопителю не производятся, поскольку ни один из выходов дешифратора 4, подключенных к входам элементов И-НЕ, не возбужден. Обращения к накопителю начинаются после появления сигнала на (К + 1)-ом выходе дешифратора 4. Значение К определяется требуемой задержкой начала обращений к накопителю (на чертеже К 1). При возбуждении выходов дешифратора 4с (К + 1)-го до (К + т)-го (ш - число адресных входов второй группы накопителя, т.е. число входов выбора микросхем памяти) производится запись (или считывание) информации последовательно во все (из всех) ячеек памяти накопителя 1. После этого вырабатывается сигнал на (К + m ч- 1)-ом вь1ходе дешифратора, которым блокируется работа счетчика 3 адреса и обраш,ения к накопителю прекращаются. Следующий цикл работы устройства начинается аналогично указанному с поступления сигнала на вход 9 начальной установки.

Формула изобретения

Буферное запоминающее устройство, содержащее накопитель, информационные входы и выходы и вход записи которого являются соответственно информационными входами и выходами и входом записи устройства, и первый счетчик адреса, выходы которого соединены с адресными входами первой группы накопителя, а счетный вход и вход начальной установки являются соответственно тактовым входом и входо.м начальной установки устройства, отличающееся тем, что, с целью упрощения устройства, оно содержит второй счетчик адреса, счетный вход и вход начальной установки которого соединены соответственно с выходом переноса и входом начальной установки первого счетчика адреса, дешифратор и элементы И-НЕ, причем выходы второго счетчика адреса соединены с входами дешифратора, (К + 1)-й выход которого соединен с первым входом i-ro элемента И-НЕ, i 1, m 1 К(п-m) (п - число выходов дешифратора; m - число адресных входов второй группы накопителя, + 2) (К + m -t- + 1)-й выход дешифратора соединен с входом блокировки второго счетчика адреса, выходы элементов И-НЕ соединены с адресными входами второй группы накопителя, а вторые входы - со счетным входом первого счетчика адреса.

Составитель .4. Дерюгин

Редактор С. ЛисинаТехред И. ВересКорректор Л. Пи.типенко

Заказ 391/55Тираж 590Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5 Производстве1 но-полиграфическое предприятие, г. Ужгород, ул. Проектная. 4

Изобретение относится к автоматике, измерительной и вычислительной технике и может быть использовано для записи и считывания информации с задержкой относительно сигнала начала работы. Целью изобретения является упрощение устройства. Поставленная цель достигается тем, что устройство содержит второй счетчик адреса и дещифратор, с помощью которых производится выбор микросхем памяти накопителя, причем число входов выбора микросхем накопителя больще числа выходов дещиф- ратора, а первый вход выбора микросхем накопителя подключен к (К+1)-му выходу дешифратора. Значение К определяется требуемой задержкой. 1 ил. ГС со с сд г