Запоминающее устройство Советский патент 1987 года по МПК G11C11/00 

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах для новьииения надежности и упрощения диагностики.

Цель изобретения -- повышение надежности устройства.

Ма фиг. 1 приведена схема запоминающего устройства; на фиг. 2 - схема одного разряда наконителя; на фиг. 3 --- схема формирователя сигнала занесения данных на фнг. 4 -- схема блока управления.

Запоминающее устройство содержит блох 1 управления с входом 2, который является управляющим входом устройства, первым 3, вторым 4, третьим 5 выходами, Н)еда1аз- наченный для формирования временной диаграммы, многоразрядный накопитель 6 п; микросхемах памяти с входами 7---10 данных, командным входом 11, входами 12 и 13 выборки, адресными входа.ми и i5, выходами 16-19 да н н ы X, н р ед и а з п а ч е н п ы к для записи, хранения и считывания инфор- маниоиных н коь1трольных бит, регистр 20 адреса с входами 21-24 и в 1ходами 25 28, предназначенный для npHeriia и хранения адреса, по которому производится запись или считЕзшание данных, стробируемый де- иифратор 29 с входами 30 и 3i, yiipais- ляющнм входом 32, выходами 33 и 3- i, предназпачениый для выбора в каждом разряде наконителя в зависимости от кода пос- тупивгнего адреса определенной микросхемы памяти, входной регистр 35 с входами 36 и 37 и выходами 38 и 39, нредназначе ;- ный для приема и хранения на время никла записи юстуиивших входных данных, выходной регистр 40 с ycTanoBo iH; - ми входами 41 и 42, ун|П5вл ющим входом 43, счетными входами 44 и 45, выходами 46-49, предназначенн.ый для приема и храиения на вре.мя цикла чтения i-Hi- формационных разрядов считанных .цанных, блок 50 кодирования с входами 51 и 52 и выходами 53 и 54, предназначенный для формирования контрольных разря;и)в по входным данным и их хранения на цикла записи, блок 55 коррекции с входами 56 и 57 информационных бит считан -1ых данных, входами 58 и 59 ко}1тро.пьных бит считанных данных, унравляющимн входами 60 и 61, выходами 62 и 63 сигналов коррекции, выходами 64 и 65, нредназпаченный для приема и хранения на вре.мя цикла чтения контрольных бит считанных данных, для обнаружения ошибок в информаи.иопных и контрольных битах считанных данных и для формирования сигналов коррекции, регистр 66 команд с входом 67, первы.м 6R и вто- рЫм 69 выходами, предназначенный для задания режима работы устройства, элемент 2И 70 с первым 71 и вторы.м 72 входами и выходами 73, предназначенный .для коммутации управляющих сигналов формирователь 74 сигнала занесения данных с первым 75, вторы.м 76, третьим 77, четвер

тым 78 входами, выходом 79, предназначенный для управления занесением данных в вых,одной регистр и в блок коррекции.

Каждый разряд накопителя (фиг. 2) состоит из микросхем 80 и 81 памяти с адресными 82-85, командными 86 и 87 входами, информационными входами 88 и 89 и выходами 90 и 91, входами- 92 и 93 выборки, формирователя ввода/вывода информации, вынолненного в виде элемента 2И 94

с входами 95 и 96 и выходом 97.

Формирователь 74 сигна,;1а занесения данных (фиг. 3) содержит элемент 2И 98 с входами 99 и 100, выходом 10 и элемент ЗИЛ И 102 с входами 103-105 и выходом 06.

Блок 1 управления (фиг. 4) содержит элемент 107 задержки с входом 108, отводами 109-111. одиовибратор 112 с входом ИЗ и выходом 1 14.

Устройство работает в трех режимах - -«Запись, «Чтение, «Хранение.

В режиме «Запись на входы регистра 20 адреса поступает код адреса, на вход 67 регистра 66 команд поступает сигнал записи, на входы. 36 и 37 входного регистра 35 н на входы 51 и 52 блока 50 кодирования поступают входные данные, на вход Ч б.лока 1 управления поступает сигна. запуска, который вырабатывает па Bbixo;iax 2--4 серию импульсов, синх- ронизируюишх работу устройства. На вход 78 формирователя 74 сигналы не подаются. Код а.а,реса заносится в регистр 20 адреса, где хранится весь цикл записи. С выходов 25 и 26 регистра 20 адреса код адреса через входы 14 и 15 накопителя поступает на адресные входы 82-85 микросхем 80 и 81 памяти всех разрЯлТ,ов. С выходов 27 и 28 регистра 20 адреса часть разрядов адреса, определяющая выбор одной микросхемы памяти в каждом разряде накопителя из мпогих, поступает на входы 30 и 31 стробируемого дешиф ратора 29, но на выходах 33 и 34 этого дешифратора сигналы отсутствуют, так как на управляющем входе 32 стробируемого дешифратора 29 нет управляюЕнего сигнала.

Команда записи устанавливает регистр 66 команд в положение записи (на выходе 68 -г высокий уровень, а на выходе 69 - низкий

уровень). С выхода 68 регистра 66 команд высокий (разре1иающий) уровень записи поступает -:а вход 72 элемента 2И, а также через вход 11 накопителя 6 - на входы 86 и 87 записи микросхем 80 и 81 памяти всех разрядов накопителя.

Входные данные заносятся во входной регистр 35, где хранится весь цикл записи, и в блок 50 кодирования, где из входных данных по определенному алгоритму, например кода Хэмминга, формируются контрольные биты входных данных, которые хранятся в блоке 50 весь цикл записи.

С выходов 38 и 39 входного регистра 35 записываемые данные (информацион

ные биты) через соответствующие входы 7 и 8 накопителя 6 поступают на запись в те разряды накопителя, которые предназначены для записи информационных бит. С выходов 53 и 54 блока 50 кодирования контрольные биты через соответствующие входы 9 и 10 накопителя б поступают на запись в те разряды накопителя, которые предназначены для записи контрольных бит, сформированных для соответствующих входных данных.

В каждом разряде накопителя 6 сигнал, представляющий соответствующий записываемый бит информации, поступает на вход 96 элемента 2И 94. В режиме «Запись на входе 95 элемента 2И 94 всегда находится высокий уровень с объединенных выходов 90 и 91 микросхем 80 и 81 памяти, разрещающий прохождение поступившего сигнала. Сигнал с выхода 97 элемента 2И 94 поступает на информационные входы 88 и 89 всех микросхем 80 и 81 памяти для записи, а также поступает на соответствующие выходы 16 (17-19) данных накопителя 6, т.е. на выходах 16 (17-19) накопителя 6 всегда будут те же сигналы, что и на соответствующих входах 7 (8-10). Таким образом, в режиме «Запись обеспечивается трансляция через накопитель входной (записываемой) информации на выход. С выходов 16 и 17 данных накопителя 6 входные данные (информационные биты) поступают на соответствующие установочные входы 41 и 42 выходного регистра 40, а с выходов 18 и 19 того же накопителя входные данные (контрольные биты) поступают на соответствующие входы 58 и 59 контрольных разрядов блока 55 коррекции. Сигнал запуска, поступивщий на вход 2 блока 1 управления, появляется на входе 108 элемента 107 задержки и через время, необходимое для установления сигналов адреса, данных и команды на входах микросхем 80 и 81 памяти всех разрядов накопителя 6, с отвода 109 элемента 107 задержки поступает на вход 113 одновибратора 112 и запускает его. Импульс, длительность которого устанавливается элементами одновибратора, с выхода 114 этого одновибратора через выход 3 блока 1 управления поступает на управляющий вход 32 стробируемого дешифратора 29. В зависимости от кода адреса, находящегося на входах 30 и 31 дешифратора 29, на одном из выходов 33 и 34 его появляется разрешающий потенциал, который через один из входов 12 и 13 выборки накопителя 6 поступает на один из входов 92 и 93 выборки микросхем 80 и 81 памяти в каждом разряде накопителя 6. В эти выбранные микросхемы памяти и происходит запись поступившей информации.

Спустя время, необходимое для прохождения входных данных (информационных и контрольных бит) на соответствующие установочные входы 41 и 42 выходного регист5

ра 40 и входы 58 и 59 коптро.ьных разрядов блока 55 коррекции, сигнал с отвода 110 элемента 107 задержки через выход 4 блока 1 управления поступает на пор- вый вход 71 элемента 2И 70. На втором входе 72 элемента 2И 70 находится разрешающий уровень записи с выхода 68 регистра 66 команд, поэтому сигнал с выхода 73 этого элемента через вход 77 формирователя 74 поступает на вход 104 элемента ЗИЛ И

0 102, с выхода 106 которого через выход 79 блока 74 занесения поступает на управляющий вход 43 выходного регистра 40 и управляющий вход 60 блока 55 коррекции. По переднему фронту этого сигнала в выходной регистр 40 и в блок 55 коррекции заносятся данные, поступившие на их входы.

С выходов 46 и 47 выходного регистра 40 записываемые данные поступают на входы 56 и 57 информационных разрядов блока 55 коррекции и заносятся в него. В

Q блоке 55 коррекции по поступившим в него информационным данным формируются по определенному алгоритму, например коду Хэмминга, ко1 трольные биты и сравниваются с контрольными битами, поступившими в блок из накопителя 6. По результатам их

5 сравнения определяется правильность трансляции информации через блок, т.е. целостность информационного тракта, а также исправность входного и выходного регистров. Информация о результатах контроля появляется на выходах 64 и 65 блока 55 кор рекции. Команда записи, поступившая на вход 61 блока 55 коррекции, запрещает выдачу сигналов коррекции на выходы 62 и 63 этого блока, и, таким образом, информация с выходов 48 и 49 выходного регистра 40 поступает на выходы запоминаюп-1его устройства без коррекции, что позволяет, в случае необходимости, сравнивать в процессоре, который использует предлагаемое запоминающее устройство, записываемую и транслируемую информацию, что дает возможность

0 проверять информационные цепн.

Сигнал с отвода 1 1 1 элемента 107 задержки через выход 5 блока 1 управления поступает на вход 75 формирователя 74 и далее на вход 99 элемента 2И 98, но на выход этого элемента он не проходит, так

5 как на входе 100 элемента 2И 98 присутствует запрещающий уровень, поступивший туда с второго выхода 69 регистра 66 команд через вход 76 формирователя 74.

Q В режиме «Чтение на входы 21-24 регистра 20 адреса поступает код адреса, но которому производится считывание информации, на вход 67 регистра 66 команд поступает команда чтения, на вход 2 блока 1 управления поступает сигнал запуска. На вхо5 ды 36 и 37 входного регистра 35 и входы 51 и 52 блока 50 кодирования, а также на вход 78 блока 79 занесения никаких сигналов не подается.

Код адреса заносится в регистр 20, где хранится весь цикл считывания. С выходов 25 и 26 регистра 20 адреса соответствующие разряды адреса через входы 14 и 15 накопителя 6 поступают на адресные входы 82- 85 микросхем 80 и 81 памяти всех разрядов. С выходов 27 и 28 регистра 20 адреса разряды адреса, определяющие выбор одной микросхемы памяти в каждом разряде, поступают на входы 30 и 31 строби- руемого дещифратора 29, но на выходах 33 и 34 этого дешифратора сигналы отсутствуют, так как на управляющем входе 32 стро- бируемого дешифратора 29 нет управляющего сигнала.

Сигнал чтения устанавливает регистр 66 команд в положение считывания (на выходе 68 - запрещающий, а на выходе 69 - разрешающий потенциалы). С выхода 69 регистра 66 команд разрешающий потенциал поступает на вход 76 формирователя 74, а с выхода 68 регистра 66 команд запре- щаюнгий потенциал поступает на вход 72 элемента 2И 70, а также на вход 61 блока 55 коррекции и через командный вход 11 накопителя 6 - на входы 86 и 87 записи микросхем 80 и 81 памяти всех разрядов, как запрещающий запись, т.е. разрешающий считывание информации из микросхем памяти.

В режиме «Чтение входной регистр 35 и блок 50 кодирования устанавливаются в такое состояние, чтобы обеспечить на их выходах 38, 39 и 53, 54 высокие (разрешающие) уровни. С выходов 38 и 39 входного регистра 35 разрешаюшие уровни через соответствующие входы 7 и 8 накопителя поступают в те разряды, которые предназначены для хранения информационных бит. С выходов 53 и 54 блока 50 кодирования разрешающие уровни через соответствующие входы 9 и 10 накопителя поступают в те разряды, которые предназначены для хранения контрольных бит.

В каждом разряде накопителя 6 высокий уровень поступает на вход 96 элемента 2И 94 и разрешает прохождение считанного сигнала с одного из объединенных выходов 90 и 91 микросхем 80 и 81 памяти.

Сигнал запуска, поступивший на вход 2 блока 1 управления, появляется на входе 108 элемента 107 задержки и через время, необходимое для установления сигналов адреса, команды на входах микросхем 80 и 81 и высоких уровней на входах 96 элементов 2И 94 всех разрядов накопителя 6, с отвода 109 элемента 107 задержки поступает на вход 113 одновибратора 112 и запускает его. Импульс с выхода 114 этого одновибратора через выход 3 блока 1 управления поступает на управляющий вход 32 стробируемого дешифратора 29. В зависимости от кода адреса, находящегося на входах 30 и 31 дешифратора 29, на одном из выходов 33 и 34 его появляется разрешающий сигнал, который че

рез соответствующий вход 12 или 13 выборки накопителя 6 поступает на один из входов выборки 92 или 93 микросхем 80 и 81 памяти всех разрядов накопителя. По этому сигналу в выбранной микросхеме памяти каждого разряда начинается считывание информации, которая через время, равное времени выборки, поступает на вход 95 элемента 2И 94 с одного из объединенных между собой выходов 90 и 91 выбрапной микросхемы 80 или 81 памяти. Так как на входе 96 элемента 2И 94 находится разрешающий (высокий) уровень, то считанный сигнал, пройдя через элемент 2И 94, появляется на выходе 97 и поступает на информационные входы 88 и 89 всех микросхем памяти 80 и 81, а также на соответствующие выходы 16-19 данных.

С выходов 16 и 17 данных накопителя 6 считанные сигналы (информационной биты) поступают на соответствующие установочные входы 41 и 42 выходного регистра 40, а с вЫ ХОдов 18 и 19 того же накопителя, считанные сигналы (контрольные биты) поступают на соответствующие входы 58 и 59 контрольных разрядов блока 55 коррекции.

Сигнал с отвода ПО элемента 107 задержки через выход 4 блока 1 управления поступает на первый вход 71 элемента 2И 70, однако дальше этот сигнал не проходит, так как на втором входе 72 этого элемента находится низкий (запрещающий) уровень с выхода 68 регистра 66 команд, находящегося в состоянии считывания.

Через время, равное времени выборки, сигнал с отвода 111 элемента 107 задержки через выход 5 блока i управления поступает через вход 75 формирователя 74 на вход 99 элемента 2И 98, на входе 100 которого находится paзpeuJaющий (высокий) потенциал, поступивший туда с второго выхода 69 регистра 66 команд через вход 76

формирователя 74. С выхода 101 элемента 2И 98 сигнал поступает на вход 103 элемента ЗИЛИ 102, с выхода через выход 79 формирователя 74 - на управляющий вход 43 выходного регистра 40 и управляющий вход 60 блока 55 коррекции.

По переднему фронту поступающего сигнала в выходной регистр 40 и в блок 55 коррекции заносится считанная информация, находивщаяся на их входах. С выходов 46

и 47 выходного регистра 40 считанные данные заносятся в блок 55 коррекции через его информационные входы 56 и 57. В блоке 55 коррекции из поступивщих туда данных формируются по определенному алгоритму контрольные биты и сравниваются с

контрольными битами, поступившими в блок из накопителя 6. По результатам сравнения определяется правильность считывания информации, возможность или невозмож

ность ее коррекции. В случае правильного считывания информации она передается на выходы 48 и 49 выхрдного регистра 40, служащие выходами данных устройства. В случае появления корректируемой ошибки сигнал считывания, поступивший на вход 61 блока 55 коррекции, разрешает коррекцию считанной информации путем подачи на выходы 62 и 63 блока 55 коррекции сигналов коррекции, которые поступают на счетные входы 44 и 45 выходного регистра 40 и производят инверсию информации в разрядах, где находится неверная информация. На выходах 48 и 49 выходного регистра 40 появляется скорректированная считанная информация, а на выходе 65 блока 55 коррекции появляется сигнал, указывающий на то, что информация была скорректирована.

В случае появления некорректируемой ошибки на выходе 65 блока 55 коррекции появляется сигнал, указывающий на то, что в информации появились некорректируемые ошибки.

Б режиме «Хранение на входы 21-24 регистра 20 адреса, на вход 67 регистра 66 команд, на входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 кодирования могут поступать любые сигналы. Для обеспечения режима «Хранение достаточно на вход 2 блока I управления не давать сигнала запуска.

В режиме «Хранение возможна проверка информационных цепей накопителя, правильность занесения транслированных через накопитель данных в выходной регистр 40 и в блок 55 коррекции. Для этого необходимо на входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 формирования подать произвольные данные, на вход 78 формирователя 74 подать сигнал «Контроль, а на вход 67 регистра 66 команд-команду записи.

С входа 78 формирователя 74 сигнал «Контроль попадает на вход 105 элемента ЗИЛ И 1.02 и с выхода 106 этого элемента через выход 79 формирователя 74 поступает на управляющий вход 43 выходного регистра 40 и на управляющий вход 60 блока 55 коррекции.

Прохождение входных данных через накопитель, занесение их в выходной регистр и в блок коррекции и проверка всех цепей происходит так же, как и в режиме «Запись, за исключением того, что входные данные не записываются в накопитель, так как на входы микросхем памяти не подается сигнал выборки с выхода стробируемого дещиф- ратора.

Формула изобретения

1.Запоминающее устройство, содержащее накопитель, информационные и контрольные входы которого соединены соот5 ветственно с выходами входного регистра и блока кодирования, входы которых являются информационными входами устройства, адресные входы накопителя подключены-к выходам младших разрядов регистра адреса,

Q входы которого являются адресными входами устройства, а выходы старших разрядов соединены с кодовыми входами дешифратора, выходы которого подключены к входам выборки накопителя, управляющий вход которого соединен с входом блокировки

5 блока коррекции, первым входом элемента И и первым выходом регистра команд, вход которого является входом записи устройства, блок синхронизации, вход которого является входом пуска устройства, а первый и второй выходы подключены соответственно

к стробирующему входу дешифратора и к второму входу элемента И, информационные выходы накопителя соединены с информационными входами первой группы выходного регистра, информационные входы второй

5 группы которого подключены к выходам первой группы блока коррекции, выходы первой группы выходного регистра являются информационными выходами устройства, а выходы второй группы выходного регистра соединены с ин0 формационными входами второй группы блока коррекции, информационные входы первой группы которого подключены к контрольным выходам накопителя, входы второй группы блока коррекции являются выходами номера сбойного разряда устройства, а один выход

5 блока коррекции является выходом типа ошибки устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введен формирователь сигнала занесения данных, первый, второй и третий входы которого соединены соответственно с третьим выходом блока синхронизации, вторым выходом регистра команд и выходом элемента И, четвертый вход является входом режима контроля устройства, а выход подключен к синхровходам выходного регистра

5 и блока коррекции.

2.Устройство по п. 1, отличающееся тем, что формирователь сигнала занесения данных содержит элемент И и элемент ИЛИ, причем выход элемента И соединен с первым входом элемента ИЛИ, первый и второй вхо0 ды элемента И и третий и четвертый входы элемента ИЛИ являются соответственно первым, вторым, третьим и четвертым входами формирователя, а выход элемента. ИЛИ - его выходом.

gif н oSouH. paip.

оши5ки

Изобретение относится к вычислителЕз- ной технике и может быть использовано в запоминающих устройствах для повышения надежности и упрощения диагностики. Целью изобретения является повыщепие надежности работы ycTpoiicTBa. Запоминающее устройство содержит блок управления, пакопи- тель, в.ходной и выходной регистры, регистры ад.реса п команд, блок кодирования, блок коррекции, формировате.1ь сигнала занесения данных, элемент И. В устройстве обеспечиваются контроль це.мостности информационного тракта в цикле записи, контро.чь правильности прохождения записываемо информации, контроль це.юстности информационного тракта в режиме хранения без обращения к накопителю. Это достигается путем занесения вх()Д1-:о1 информации, нро- щедшей весь информационны тракт, н выходной регистр и в блок коррекции. I з.п. ф-.чы, 4 пл. tsD СО 00 00

J4

15

63 J

80

12

90

I I

I I I I till

Ji

85,

87 89.

91 {11,18.13

81

31

73

9d

7 {8,3,10}

59

700

т

101

77

78

т

т

10В

IS

Фиг.З

ФигМ