Запоминающее устройство с исправлением многократных ошибок Советский патент 1987 года по МПК G11C29/00 

информационных выходов каждого блока памяти), триггеры 3,-Зц, и блок 4 обнаружения некорректируемой ошибки , при этом каждый блок 1,-1р, памяти содержит регистры сдвига, служащие для хранения информации, блок свертки по модулю дна, блоки коррекции, счетные триггеры, элемент ИЛИ и триггер. Каж.оый из блоков коррекции содержит элемент 2И-ЗИЛИ, два элемента И, два элемента ИЛИ и сумматор по модулю два. В основу контроля

Изобретение относится к вычислиельной технике и может быть испольовано при разработке высоконадежных апоминающих устройств универсальых и специализированных вычислитель- 5 ых машин.

Цель изобретения - повышение наежности устройства.

На фиг. 1 изображена функциональ- ,- ная схема устройства; на фиг. 2 - функциональные схемы блока памяти и блока коррекции.

Устройство содержит (см. фиг. 1) : блоки 1{-1pfi памяти (где Р - целое .. число), блоки , свертки по модулю два, (где К - число информационных выходов каждого блока 1,-1pt, памяти), триггеры 3,-Зц;, и блок 4 обнаружения некорректируемой ошибки, д

Каждый из блоков l,-,,, памяти . содержит (см. фиг. 2) регистры SK, сдвига, блок 6 свертки по модулю два, блоки 7,-7 4, коррекции, счетные триггеры 8,-8,,, элемен : 25 ИЛИ 9 и триггер 10, Каждый из блоков коррекции содержит(см. фиг.2) элемент 2И-ЗЮШ 11, первый 12, и второй 122 элементы И, первый 13 и второй 13 элементы ИЛИ и сумматор JQ 14 по модулю два. На фиг, 2 обозначены входы 15-20 с первого по шестой блоков коррекции.

Устройство работает следующим образом.

В основу контроля функционирования ЗУ память которого организована в виде куба, состоящего из прямоугольных матриц (матрица-регистры

функционирования ЗУ, память в котором организована в виде куба, состоящего из прямоугольньк матриц, выполненных из регистров сдвига с циклической перезаписью информации, положен метод контроля по четности по строкам и столбцам каждой матрицы, а также введен контроль по одноименным :разрядам соответствующих регистров сдвига всех блоков памяти (т.е. по столбцам куба). 2 з.п. ф-лы 2 ил.

5,-5ц одного блока 1,-1р,), положен метод контроля по четности по строкам (измерение X) и столбцам (измерение Y) матрицы, а также по столбцам куба, т.е. по одноименным разрядам соответствующих регистров 5 всех блоков 1,-1р, (измерение Z) .

.Рег-истр 5, каждого блока 1 содержит контрольные биты, дополняющие сумму одноименны : разрядов регистров 5,-5ц до четной (сумма по Y Младший разряд каждого из регистров 5,-5 содержит контрольный бит, дополняющий сумму всех разрядов соответствующего регистра 5 до четной (сумма по X). Блок 1р, содержит контрольные биты, дополняющие сумму одноименных элементов кадодого из накопителей 1,-1р до четной (сумма по Z).

Наличие хотя бы двух единичных сигналов X и Z, или Y и Z, или X и однозначно определяет расположение ошибочного разряда при всех однократных, двухкратных и несимметричных многократных ошибках. В случае возникновенш четырехкратной симметричной ошибки формирователь 4 вьща- ет сигнал некорректируемой ошибки, поскольку в данном cjr,i4ae возникает лишь один из сигналов X, Y либо Z. Из этого вытекает функция:, вьтолняе мая блоком 4 (см. фиг. 1):

F X Y Z + Y X Z + Z X Y

X Х,+Х,+ ... 4-х

р+1

Y

Y.-bY,

+Y

pn

Z Z,+Z.

+Z

Ktl

X

P+1

множество

где ,,X,,, .

сигналов с (К+2)-х выходов блоков

11 1 pfi

, , Y,j,

J

множество сигналов С(К+3)-х выходов К + 1 ВЫХОДОВ триггеков 1, -1р, , Z fz,

множество сигналов с

ров 3,-Зк+п . , ,

Причем ситуация X Z Y возникает тогда, когда четырехкратная симмет-. ричная ошибка расположена в плоскости YZ, ситуация Y Z X - когда ошибка расгГолотена в плоскости ZX, а ситуация Z х Y - когда ошибка расположена в плоскости XY.

В каждом такте считывания на выходах регистров 5(-5ц, появляются одноименные разряды содержащего каж- дрго из регистров 5,-5 , причем после полного считывания информация занимает свое первоначальное положение, т.е. циклически перезаписывается.

Рассмотрим функционирование устройства в динамике.

Для наглядности, например, допусти, что произошла однократная ошибка bj в третьем разряде регистра 5 блока 1, (см. фиг. 2). Тогда после полного цикла считывания содержимого регистров S -SK+I триггер 8 зафиксирует единичный сигнал (сумма по координате X), поскольку количество единиц, хранящихся в регистре 5 изменится на единицу в большую или меньшую сторону. При этом на третьем такте считьюания блок 6 также сформирует единичный сигнал (сумма по координате Y), которьй будет зафиксирован триггером 10, на третье такте считывания блок 2 также сформирует единичный сигнал (сумма по координате Z), которьй будет зафиксирован триггером За. Установление в единицу триггера 3 и триггера tO блока 1{ приводит к запрету режима счета триггера 8 и установлению режима коррекции. Триггер 8 будет хранить координату X возникшей маиб- ки.

Коррекция ошибочного разряда осуществляется следующим образом.

Перед началом цикла коррекции на входе 19 блока 7г присутствует еди0568

НИЧНЫЙ

fO

4

сигнал с выхода триггера 8, (X), а на входах 18 и 16 будут единичные сигналы с выходов триггеров 10 и 32 соответственно. Следовательно, элемент ИЛИ 13 открывается. На третьем такта считывания ошибочный разряд появляется на втором выходе регистра 5 и блок 6 сформирует единичный сигнал Y. Одновременно с этим блок 22 также сформирует единичный сигнал Z. Эти сигналы появляются

5

0

5

0

на входа 18 и 15 блока 2И-ЗИЛИ 11 блока 7„

2

И элемент

/2 открывается, в резул&,тате на выходе элемента И 12| также появляется единичный потенциал. Ошибочный разряд складывается с еди- ничньм потенциалом с выхода элемента И 12, т.е. инвертируется, проходит через элемент ИЛИ 13 и на следующем такте считывания, уже исправленный, записывается в регистр 5. Ни в одном другом блоке 7,, , не возникает ситуации совпадения сигналов X, Y, Z и информация с выходов соответствующих регистров 5 проходит на их входы без изменения (через элементы И 12л, ИЛИ 13,). Аналогичное

положение блоков из них не лов X и Y.

-2 характерно и для остальных

так как ни в одном возникает единичных сигна г р+1

5

0

5

0

5

В случае возникновения двойной ошибки по оси X (т.е. в разных разрядах одного регистра 5) сигнал X не возникает, т.е. ни один из триггеров , не устанавливается в единицу. Однако единичный сигнал дважды возникает на выходе блока 6, что фиксируется триггером 10. Единичные сигналы дважды формируются соответствующим блоком 2, что приводит к установлению в единицу триггера 3. В очередном цикле считывания происходит коррекция ошибочных разрядов, причем сигнал Y выявляет момент появления ошибочного разряда на выходе регистра 5, а сигнал определяет номер выхода, на котором появляется сбойньй разряд, и номер блока 7, которьй должен активизироваться. Процедура коррекции происходит аналогично аписанному, только в данном случае элемент 2И-ЗИПИ 1 открывается при совпадении единичных сигналов Z и Y на его входах 18 и 15. На входе 19 присутствует нулевой сигнал с вы-; хода соответствунпцего триггеру 8, так как на его входе 16 присутствует

единичный сигнал, запрещающий режим счета.

В случае возникновения двойной ошибки по оси Y (в одноименных разрядах, например, регистров 5, и 5к) сигнал Y не возникает, однако в тригерах 8, и 8ц будет зафиксирована единичная ситуация. Блоки 2 и 2к также сформируют единичные сигналы, которые будут зафиксированы тригге- рами 3, и 3,, единичные сигналы с выходов которых подаются на входы 16 блоков 7| и 714 соответственно.

Коррекция ошибочных разрядов в этом случае осуществляется следующим образом.

При появлении ошибочных битов, например, на первом и К-м выходах регистров 5( и 5,(, блоки 2 и 2 вы- рабатывавот сигналы Z, которые поступают на входы 15 блоков 7, и 7, в- которых элементы 2И-ЗЙЛИ 11 открываются при совпадении сигналов Z и X на их входах 15 и 19 соответствен-, но. Происходит исправление ошибкой, причем блоки 7 и 7ц других блоков 1 не активизируются из-за отсутствия сигнала X на входах 19.

Аналогично выявляются и исправляются двукратные ошибки по оси Z (в одноименных разрядах одноименных регистров 5 разных блоков 1), при этом сигнал коррекции возникает при совпадении единичных сигналов X и Y.

Аналогичным образом выявляются и исправляются многократные ошибки, кроме С1 {метричных по крайней мере по двум осям симметрии, причем все большей кратности сводятся к описанным выше четырехкратным сим- метричньо ошибкам, а при их отсутствии исправляются полностью.

Самоконтроль и самокоррекция в предлагаемом устройстве осуществляется за счет аналогичных описанньм выше процедур применительно к блоку 1р+, и регистрам 5 R, каждого из накопитехсей , причем роль контрольных сш волов для проведения самоконтроля и самокоррекции выполняет полезная информация, записанная в регистрах каждого из блоков 1,-1р.

Формула и

эобретения

1. Запоминающее устройство с исправлением многократных ошибок, со5

0

5

0

5

0

5

0

5

держащее блоки памяти и блок обнаружения некорректируемой ошибки, выход которого является контрольным выходом устройства, отлич ающе- е с я тем, что, с целью повьпиения надежности устройства, в него введены блоки свертки по модулю два и триггеры, причем информационные выходы каждого блока памяти подключены к входам соответствующих блоков свертки по модалю два, выход каждого из которых соединен с соответствующими информационными входами блоков памяти и входом соответствующего триггера, выход которого подключен к входам обращения одноименного блока памяти и соответствующему входу первой группы блока обнаружения некорректируемой ошибки, входы второй и третьей групп которог о соединены соответственно с первьми и вторыми контрольными выходами блоков памяти.

2.Устройство по п. 1, отличающееся тем, что каждый блок памяти содержит регистры сдвига, блок свертки по модулю два, триггер, счетные триггеры, элем€:нт 1Щ1И и блоки коррекции, первые и вторые входы которых являются соответственно информационными входами и входами обращения блока памяти, а выходы соединены с входами регистров сдвига, причем третьи входы блоков коррекции и первые управляющие входы счетных триггеров подключены к выходу триггера, единичный вход которого соединен с вьпсодом блока свертки по модулю два и четвертыми входами блоков коррекции,, пятый вход каждого

из которых подключен к выходу соответствующего счетного триггера и соответствующему входу элемента ИЛИ, выход каждого регистра свдига соединен с входом блока свертки по модулю два, шестым входом соответствующего блока коррекции и; счетным входом соответствующего счетного триггера, второй управляющий вход которого подключен к второму входу соответствующего блока коррекции, выходы регистров сдвига являются информационными вькодамй блока памяти, первым и вторым контрольными выходами, которого являются выход элемента ИЛИ и выход триггера.

3.Устройство по пп. 1 и 2, отличающееся тем, что каж- дьм блок коррекции содержит элементы И, элементы ИЛИ, сумматор по модулю два и элемент 2И-ЗИЛИ, выход которого соединен с входом первого элемента И, второй вход которого подключен к вькоду первого элемента ИЛИ, а выход - к инверсному.входу второго элемента И и первому входу сумматора по мoдyJвo два, выход которого соединён с первым входом второго элемента ШШ, второй вход которого подключен к выходу второго элемента И, а выход является выходом блока, первым

фиг. 2

Редактор Н.Киштулинец

Составитель Т.Зайцева Техред Л.Сердюкова

Закаэ 1156/53

Тираж 590Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35-, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

входом которого являются второй и пятый входы элемента 2И-ЗИЛИ, причем входы первого элемента ИЛИ являются вторым и третьим входами блока, четвертым входом которого являются чет- вертьм и шестой входы элемента 2И- ЗИЛИ, первый и третий входы которо- . го являются пятым входом блока, шестым входом которого являются второй вход сумматора по модулю два и прямой вход второго элемента И.

Корректор М.Шароши

Изобретение относится к вычислительной технике и может быть применено для разработки запоминающих устройств универсальных и специализированных вычислительных машин. Целью изобретения является повышение надежности устройства. Устройство содержит блоки p памяти (где р - целое число), блоки 2,-2,{, свертки по модулю два (где К - число 5ад. LW А ZА (Л э У 35 эо