Устройство для межмашинного обмена Советский патент 1987 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных комплексах при peнJeнии трансляционных задач и для ускорения операций ввода-вывода информации.

Цель изобретения - повышение быстродействия.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 - принципиальная схема блока управления вводом-выводом на фиг. 3 - принципиальная схема блока приоритета.

Устройство содержит каналы 1 и 2, линии 3 адресов и данных, линии 4 управляюших сигналов, управляюп;ий вход 5 чтения, вход 6 и выход 7 требования прерывания, вы- ход 8 и вход 9 требования прямого доступа, выход 10 чтения, входы 11 и выходы 12 адресов и данных, выходы 13 и входы 14 управляющих сигналов, выход 15 и вход 16 управляющего сигнала, вход 17 управляющего сигнала «Ввод 2К, вход 18 управляю- щего сигнала «Вывод 2К, выход 19 управ- ляюндего сигнала «Ввод 1К, выход 20 управляющего сигнала «Вывод 1К, блок 21 прерываний, регистр 22 адреса вектора, дешифратор 23 номера ЭВМ, дешифратор 24 управляющих сигналов, коммутатор 25, блок 26 прямого доступа (в память ЭВМ), блок 27 управления вводом-выводом, регистр 28 состояния канала, блок 29 приоритета ЭВМ, выход 30 управляющего сигнала требования прерывания, выход 31 управляюнлего сигнала требования прямо| О доступа в намять ЭВА , первый информационный выход 32 Разре- щение прерывания, второй информационный выход 33 Требование прерывания, третий информационный выход 34 «Требование прямого доступа, четвертый информа- ционный выход 35 «Разрешение прямого доступа, пятый информационный выход 36 «Разрешение ввода информации, шестой информационный выход 37 «Разрешение вывода информации, выход 38 блока прерывания, выход 39 дешифратора номера ЭВМ, выход 40 дешифратора управляющих сигналов, ЭВМ 41 канала 1 и ЭВМ 42 канала 2. Блок 27 управления вводом-выводом состоит из элемента ИЛИ 43, элемента НЕ 44, элемента ИЛИ 45, элемента НЕ 46, элементов И 47-50.

Блок 29 приоритета содержит элементы ИЛИ 51 и 52, элементы НЕ 53--55, элементы И 56--58.

Блок прямого доступа к памяти выполнен по известной схеме и обеспечивает ло- гику прямого доступа в память ЭВМ по инициативе другого устройства.

Блок 27 управления вводом-выводом работает следующим образом.

В исходном состоянии на выходе 37 регистра 28 состояния канала 1 находится уро- вень логического «О, который через элемент НЕ 44 поступает на второй вход элемента И 47 и paspeiuaeT прохождение на выход 14

сигнала «Вывод 1, а ноступая на второй вход элемента И 48, запрещает прохождение на линии 20 сигнала «Вывод 1К. Следовательно, при обращении нроцессора ЭВМ 41 к памяти или регистрам внешних устройств в цикле «Вывод на линии 4 выставляются сигналы «Вывод, которые через коммутатор 25 поступают по линиям 13 в блок 27 управления вводом-выводом на первый вход элемента ИЛИ 43, а с его выхода поступают на первый вход элемента И 47, а поскольку на втором входе этого элемента находится уровень «1, то сигнал «Вывод 1 поступает на выход 14 блока 27 и далее в память и регистры внещних устройств ЭВМ 41.

В исходном состоянии на выходе 36 регистра 28 состояния канала 1 находится уровень «О, который через элемент НЕ 46 поступает на второй вход элемента и 50 и разрешает прохождение на выход 14 сигнала «Ввод 1, а поступая на второй вход элемента И 49, запрещает нрохождение на линии 19 сигнала «Ввод 1К. Следовательно, при обращении процессора ЭВМ 41 к памяти и регистрам внешних устройств в цикле «Ввод он выставляет на линии 4 сигналы «Ввод, которые через коммутатор 25 поступают по линиям 13 в блок 27 управления вводом-выводом на второй вход элемента ИЛИ 45, а с его выхода поступают на первый вход элемента И 50, а поскольку на втором входе этого элемента находится уровень «1, то сигнал «Ввод 1 ноступает на выход блока 27 и далее в память и регистры внешних устройств ЭВМ 41.

Таким образом, процессор в исходном состоянии может обращаться к своей памяти и регистрам внешних устройств, как в циклах «Вывод и «Ввод, т.е. при записи и чтении информации.

Например, при необходимости произвести запись массива информации и:; ЭВ. 42 в память ЭВМ 41, в шестой разряд регистра 28 состояния канала 2 записывается «1, которая с выхода 37 поступает через элемент НЕ 44 на второй вход элемента И 47 и запрещает прохождение сигналов «Вывод 1, на выход 14, т.е. к своей памяти и регистрам внешних устройств, поступает на второй вход элемента И 48, разрешая передачу сигналов «Вывод 1 К на линии 20. На третьем входе элемента И 48 стоит уровень «1, поскольку перед началом обмена ЭВМ 41 введена в режим прямого доступа к памяти. Сигнал «Вывод 1К с выхода элемента ИЛИ 48 поступает на линию 20 канала 2 и по линии 18 канала 1 поступает в блок 27 управления вводом-выводом канала 1 на первый вход элемента ИЛИ 43, с выхода которого проходит на первый вход элемента И 47, на втором входе которого находится уровень «Ь, следовательно, сигналы «Вывод 1 проходят на выход элемента И 47

и поступают на линию 4 и далее к памяти и регистрам внешних устройств ЭВМ 41.

Таким образом, процессору ЭВМ 42 оказывается доступной своя память и регистры внешних устройств по чтению, а память и регистры внешних устройств ЭВМ 41 по записи. Аналогичные рассуждения справедливы и для других режимов работы блока 27 управления вводом-выводом.

Блок 29 приоритета работает следующим образом.

С выхода 34 регистра состояния сигнал 9 требования прямого доступа поступает на соответствующий вход блока 29 приоритета и проходит на выход 8 блока и поступает на

1 и регистра 28 состояния канала 2. При этом разряды регистра 28 состояния канала 1 поступают с информационного выхода через коммутатор 25 на линию 3 младшего

5 байта, а разряды регистра 28 состояния канала 2 с информационного выхода поступают по шинам 12 канала 2 на вход 11 канала I и через коммутатор 25 на линии 3 старшего байта. Таким образом, в течение данного цикла «Ввод в ЭВМ 41 считывается

из устройства межмашинного обмена слово состояния устройства, содержимое младшего байта которого соответствует содержимому регистра 28 состояния канала 1, а содерна второй вход элемента И 56, тем самым запрещая прохождение на выход 31 блока сигнала 9 требования прямого доступа блока 29 приоритета канала 2. С выхода элежимое старшего байта соответствует содервторой вход элемента ИЛИ 51 и на вход эле- (5 жимому регистра 28 состояния канала 2. мента НЕ 53, с выхода которого поступаетДалее ЭВМ 41 проводит анализ разрядов слова состояния устройства, при этом наличие логической «1 в первом разряде младшего байта свидетельствует о разрешении прерывания программных операций

мента ИЛИ 51 сигнал требования прямого 20 ЭВМ 41 по требованию ЭВМ 42. Наличие доступа поступает на второй вход элементалогической «1 во втором разряде младшего

ИЛИ 52 и на вход элемента НЕ 54, с выхо-байта свидетельствует о наличии требовада которого поступает на второй вход эле-ния прямого доступа ЭВМ 41 в память

мента И 57, запрещая тем самым прохож-ЭВМ 42. Наличие логической «1 в четвертом

дение на выход 7 блока сигнала 33 требо- f. разряде младщего байта свидетельствует о вания прерывания канала 1. С выхода эле-разрешении прямого доступа в память ЭВМ

мента ИЛИ 52 сигнал требования прямого доступа поступает на вход элемента НЕ 55,

41. Наличие логической «1 в пятом разряде младшего байта свидетельствует о том, что ЭВМ 41 выполняет операции записи в какую- либо область адресного пространства пас выхода которого поступает на второй вход элемента И 58 и запрещает прохожде41. Наличие логической «1 в пятом разряде младшего байта свидетельствует о том, что ЭВМ 41 выполняет операции записи в какую- либо область адресного пространства павания прерывания канала 2.

Устройство обеспечивает работу в режиме прямого доступа в адресное пространство памяти ЭВМпри записи или чтении массивов информации с возможностью использования средств прерывания программ.

Процесс обмена можно разделить на пять этапов.

На первом этапе ЭВМ, инициатор обмена, проводит анализ регистров состояния каналов 1 и 2. Для ЭВМ 41 регистр 29 сос35

ние на выходе 30 арбитра сигнала б требо- 0 ЭВМ 42 массива информации. Наличие логической «1 в шестом разряде байта слова состояния устройства свидетельствует о том, что ЭВМ 41 выполняет операции чтения из какой-либо области адресного пространства памяти ЭВМ 42 массива информации. Функциональное значение разрядов старшего байта слова состояния устройства аналогично значению соответствующих разрядов младшего байта относительно ЭВМ 42.

На втором этапе ЭВМ, нициатор обмена,

тояния канала 1 доступен по записи и чте- 40 проводит настройку устройства межмашип- нию, а регистр 29 состояния канала 2 тольконого обмена на требуемый тип обмена,

по чтению. Аналогично организован доступ к регистрам состояния устройства со стороны ЭВМ 42.

Например, при обращении ЭВМ к устройству межмашинного обмена в цикле «Ввод адрес устройства проходит через коммутатор 25, соединяющий в исходном состоянии, линии 3 и 4 адресов, данных и управляющих сигналов ЭВМ 41 с соответствующими

входами дешифраторов номера ЭВМ 23 и jQ шч разряды адреса - разрешает работу управляющих сигналов 24. Дещифратор 23дешифратора 24 по входу 39. Дешифратор

анализирует старшие разряды адреса и раз-24 анализирует младшие разряды адреса

решает ра боту дешифратора 24 управляю-и на выходе 40 вырабатывает сигнал, разщих сигналов по входу 39. Дещифраторрешающий запись в регистр состояния 28

24 анализирует младщие разряды адреса иканала 1. В течение информационной часна выходе 10 канала 1 вырабатывает сигнал, 55 ти цикла «Вывод в регистр 28 состояния разрешающий ввод в ЭВМ 41 в течение ин-канала 1 запоминаются данные, определяюформационной части данного цикла «Ввод,щие тип настройки устройства межмашинсодержимого регистра 28 состояния каналаного обмена.

45

Например, ЭВА1 41 необходимо записать в определенную область адресного пространства памяти ЭВМ 42 массив информации. Для настройки устройства на данный тип обмена ЭВМ 41 обращается к нему в цикле «Вывод. При этом адрес устройства проходит через коммутатор 25 и поступает на соответствующие входы дешифраторов 23 и 24. Дешифратор 23 анализирует стар1 и регистра 28 состояния канала 2. При этом разряды регистра 28 состояния канала 1 поступают с информационного выхода через коммутатор 25 на линию 3 младшего

байта, а разряды регистра 28 состояния канала 2 с информационного выхода поступают по шинам 12 канала 2 на вход 11 канала I и через коммутатор 25 на линии 3 старшего байта. Таким образом, в течение данного цикла «Ввод в ЭВМ 41 считывается

из устройства межмашинного обмена слово состояния устройства, содержимое младшего байта которого соответствует содержимому регистра 28 состояния канала 1, а содержимое старшего байта соответствует содерразряде младщего байта свидетельствует о разрешении прямого доступа в память ЭВМ

41. Наличие логической «1 в пятом разряде младшего байта свидетельствует о том, что ЭВМ 41 выполняет операции записи в какую- либо область адресного пространства ЭВМ 42 массива информации. Наличие логической «1 в шестом разряде байта слова состояния устройства свидетельствует о том, что ЭВМ 41 выполняет операции чтения из какой-либо области адресного пространства памяти ЭВМ 42 массива информации. Функциональное значение разрядов старшего байта слова состояния устройства аналогично значению соответствующих разрядов младшего байта относительно ЭВМ 42.

проводит настройку устройства межмашип- ного обмена на требуемый тип обмена,

шч разряды адреса - разрешает работу дешифратора 24 по входу 39. Дешифратор

Например, ЭВА1 41 необходимо записать в определенную область адресного пространства памяти ЭВМ 42 массив информации. Для настройки устройства на данный тип обмена ЭВМ 41 обращается к нему в цикле «Вывод. При этом адрес устройства проходит через коммутатор 25 и поступает на соответствующие входы дешифраторов 23 и 24. Дешифратор 23 анализирует старДля рассматриваемого случая в первый разряд регистра 28 состояния канала 1 записывается логический «О, что вызывает появление на выходе 32 сигнала, запрещаю- пдего выработку блоком 21 требования прерывания программных операций ЭВМ 41. Во второй разряд записывается логический «О, что вызывает появление на выходе 33 сигнала, свидетельствующего об отсутствии требования прерывания программных операций ЭВМ 42 по инициативе ЭВМ 41. В третий разряд записывается логическая «1, что вызывает появление на выходе 34 уп- равляюихего сигнала, который проходит через блок 29 приоритета на выход 8 канала

1и поступает на вход 9 канала 2, далее проходит через блок 29 приоритета канала 2, с выхода 31 которого в блок 26 прямого доступа в память ЭВМ 42 поступает управляющий сигнал, вызывающий формирование сигнала требования прямого доступа в память, который разрещает работу блока 27 ввода-вывода и с выхода 16 капала 2 поступает в процессор ЭВМ 42. Последний обрабатывает сигнал требования прямого доступа в память. После предоставления процессором ЭВМ 42 прямого доступа в свою память на выходе 15 блока 26 канала 2 появляется управляющий сигнал, настраивающий коммутатор 25 капала 2 на передачу информации от ЭВМ 41 в ЭВМ 42. Таким образом, линии 3 и 4 адресов, данных и управляющих сигналов ЭВМ 41 соединяются через коммутатор 25 канала 1 с выходами

12 и 13 канала 1, входами 11 и 14 канала

2и через коммутатор 25 канала 1, входами 11 и 14 канала 2 и через коммутатор 25 канала 2 соединяются с линиями 3 и 4 адресов, данных и управляющих сигналов ЭВМ 42.

При записи в четвертый разряд регистра 28 состояния канала 1 логического «О на выходе 35 ноявляется сигнал, запрещающий выработку блоком 26 прямого доступа ка- нала 1 сигнала 16 требования прямого доступа в память ЭВМ 41. Таким образом, ЭВМ 41, являющаяся инициатором обмена, запрещает доступ к своей памяти со стороны канала 2 ЭВМ 42.

При записи в пятый разряд регистра 28 состояния канала 1 логической «1 па выходе 36 появляется управляющий сигнал, запрещающий выработку блоком 26 прямого доступа канала 1 сигнала 16 требования прямого доступа в память ЭВМ 41. Таким образом, ЭВМ 41, являюи аяся в рассматриваемом случае инициатором обмена, щает доступ к своей памяти со стороны канала 2 ЭВМ 42.

При записи в пятый разряд регистра 28 состояния канала 1 логической «1 на выходе 36 появляется управляющий сигнал, который разрешает прохождение сигналов «Ввод 13 через блок 27 управления вводом0

о 5

0

5

0

5

выводом на выход 14 канала 1 в память и внешние устройства ЭВМ 41. Следовательно, процессор ЭВМ 41 получает возможность производить чтение в цикле «Ввод информации только из своей памяти ЭВМ 41. При записи в щестой разряд регистра 28 состояния канала 1 логического «О на выходе 37 появляется управляющий сигнал, который запрещает прохождение сигналов «Вывод через блок 27 управления вводом-выводом на выход 14 канала 1 в память и внещние устройства ЭВМ 41. Следовательно, процессору ЭВЛ1 41 становятся недоступны своя память и регистры внеп:них устройств в цикле «Вывод, т.е. по записи.

На этом пастройка устройства межмашинного обмена для случая подготовки к записи информации в память ЭВМ 42 инициативе процессора ЭВМ 41 заканчивается.

Основные моменты второго этапа.

1.Настройка устройства межмащинного обмена на тот или иной тип обмена производится в результате записи в течение одного цикла «Вывод в регистр состояния канала данных, определяющих требуемый тип обмена.

2.Устройство межмашинного обмена обеспечивает два основных типа обмена как со стороны одной ЭВМ капала, так и со стороны другой ЭВМ.

3.Одним из основных типов обмена является запись массива информации под управлением процессора ЭВМ, инициатора обмена, в память другой ЭВМ в режиме прямого доступа. В данном случае процессору ЭВМ, инициатору обмена, становится доступным все адресное пространство памяти и регистры внешних устройств другой ЭВМ, но только по записи. В то же время процессору ЭВМ, инициатору обмена, становится доступ ным все адресное пространство своей памяти и регистры своих внешних устройств, но только по чтению.

4.Другим основным типом обмена является чтение массива информации иод управлением процессора ЭВМ, инициатора обмена, из памяти другой ЭВМ в режиме прямого доступа. В данном случае процессору ЭВМ, инициатору обмена, становится доступным все адресное пространство памяти и регистры внешних устройств другой ЭВМ, но только по . В то же время процессору ЭВМ, инициатору обмена, становится доступным все адресное пространство своей памяти и регистры своих внещних устройств, но только по записи.

5.В общем случае, настройку устройства межмащинного обмена могут проводить одповременно обе ЭВМ. Для исключения неопределенности в ситуации, когда одновременно с ЭВМ 41 настройку проводит и ЭВМ 42, в каналы устройства введены арбитры 29 1гриоритета. Присвоение соответствующего уровня приоритета сигналам требования прерывания и требования прямого доступа в память производится на этапе формирования структуры многомашинного комплекса и в соответствии с классом решаемых задач посредством соответствующей коммутации логических элементов принципиальной схемы блоков 29 приоритета каналов. Например, сигналу 34 регистра 28 состояния канала 1, проходяш.ему через блок 29 приоритета канала 1 на выход 8 канала 1

выхода 14 блока 27 управления вводом- выводом канала 1 поступает стробирующий сигнал, а в блоке памяти ЭВМ 42 адрес первого слова массива не дешифрируется, так как с выхода 14 блока 27 управления вводом- выводом канала 2 стробирующий сигнал не поступает. В информационной части данного цикла «Ввод первое считанное словно принимается в один из регистров процессора ЭВМ 42. Далее в цикле «Вывод процессор

не дешифрируется в блоке памяти ЭВМ 41, поскольку с выхода 14 блока 27 управления вводом-выводом канала 1 не поступает сигнал, а в блок памяти ЭВМ 42 адрес первого за писываемого слова массива дешифрируется, так как сигнал «Вывод адресной части данного цикла «Вывод проходит от

30

и далее поступающему на вход 9 канала 2 10 ЭВМ 41 в адресной части указывает адрес и через блоки 29 приоритета канала 2 ячейки памяти ЭВМ 42, в которую необходи- на управляющий выход 31, задан соответ- мо записать первое слово массива, ствующей коммутацией первый приоритет вПри этом адрес первого слова массива

блоке 29 канала 1 и первый приоритет в блоке 29 канала 2, а для сигнала 34 регистра 28 состояния канала 2 соответствующей коммутацией задан второй приоритет в арбитре 29 канала 2 и второй приоритет в блоке 29 канала 1. Тогда, при одновременном приходе на входы арбитра 29 приоритета, например, канала 1 сигналов требования пря- 20 процессора ЭВМ 41 по линиям 4 через комму- мого доступа с выхода 34 регистра 28 сое- татор 25 канала 1, проходит через блок 27 тояния канала 1 и входа 9 канала 1, посту- управления вводом-выводом и по линии 20 пающего с выхода 34 регистра 28 состояния поступает с выхода канала 1 на соответ- канала 2 через блок 29 приоритета канала ствующий вход канала 2, проходит через 2 с выхода 8 канала 2, сигнал с выхода 34 блок 27 управления вводом-выводом канала регистра 28 состояния канала 1 проходит 25 2 и с выхода 14 канала 2 поступает в блок через блок 29 приоритета на выход 8 канала памяти ЭВМ 42. Следовательно, в инфор- 1, а сигнал с входа 9 канала 1 не проходит через блок 29 приоритета канала 1 на выход 31.

Кроме того, сигнал с выхода 8 канала 1 поступает на вход 9 канала 2 и проходит через блок 29 приоритета канала 2 на управляющий выход 31 и тем самым запрещает прохождение сигнала с выхода регистра 28 состояния канала 2 через блок 29 приоритета канала 2. Однако, если сигнал на выходе 34 регистра 28 состояния канала 1 появляется в тот момент, когда на выходе 31 блока 29 приоритета канала 1 уже появился управляющий сигнал, то сигнал с выхода 34 регистра 28 состояния канала 1 не проходит через блок 29 приоритета канала 1 на 40 вает в регистр 28 состояния канала 1 данные, выход 8 канала i до тех пор, пока ЭВМ 42 не определяющие настройку устройства на четвертом этапе. В первом разряде регистра 28 состояния канала 1 записывается логический «О. Во второй разряд записывается логическая «1, что свидетельствует о наличии требования прерывания программных операций ЭВМ 42 по инициативе ЭВМ 41. В результате этого на выходе 33 регистра 28 состояния канала 1 появляется сигнал, который проходит через блок 29 приоритета канала 1 на выход 7 канала 1, далее поступает на вход 6 канала 2 и проходит через блок 29 приоритета канала 2 и с выхода 30 поступает на управляющий вход блока 21 прерываний. При наличии на втором управляющем входе блока 21 прерываний разрешающего уровня на выход 14 канала 2 поступает сигнал требования прерывания программных операций процессора ЭВМ 42. После того, как процессор ЭВМ 42 разрешает

35

мационной части данного цикла «Вывод первое слово массива из процессора ЭВМ 41 поступает на линии управляющих сигналов канала 1, через коммутатор 25 канала 1 поступает на выходы 13 канала 2, по линиям 4 управляющих сигналов поступает в блок памяти ЭВМ 42 и записывается в ячейку памяти по указанному адресу. Аналогично выполняются операции по записи в память ЭВМ 42 других слов массива.

На четвертом этапе ЭВМ, инициатор обмена, выполняет операции по завершению цикла обмена информацией.

ЭВМ 41 обращается к устройству межмашинного обмена в цикле «Вывод и записызаканчивает обмен информацией с ЭВМ 41 и не записывает в третий разряд регистра

28состояния канала 2 логический «О. Таким же образом реализуется распределение уровней приоритета для сигналов 33 регистров 28 состояния каналов 1 и 2 при их одновременном возникновении на выходах блоков

29приоритетов.

На третьем этапе ЭВМ, инициатор обмена, выполняет операции по записи или чтению массива информации.

В соответствии с выполненной настройкой устройства межмашинного обмена на осуществление записи в память ЭВМ 42 массива информации процессор ЭВМ 41 обращается к своей памяти, где хранится данный массив информации, в цикле «Ввод. Адрес первого слова массива дешифрируется в блоке памяти ЭВМ 41, поскольку с

45

50

55

выхода 14 блока 27 управления вводом- выводом канала 1 поступает стробирующий сигнал, а в блоке памяти ЭВМ 42 адрес первого слова массива не дешифрируется, так как с выхода 14 блока 27 управления вводом- выводом канала 2 стробирующий сигнал не поступает. В информационной части данного цикла «Ввод первое считанное словно принимается в один из регистров процессора ЭВМ 42. Далее в цикле «Вывод процессор

ЭВМ 41 в адресной части указывает адрес ячейки памяти ЭВМ 42, в которую необходи- мо записать первое слово массива, При этом адрес первого слова массива

не дешифрируется в блоке памяти ЭВМ 41, поскольку с выхода 14 блока 27 управления вводом-выводом канала 1 не поступает сигнал, а в блок памяти ЭВМ 42 адрес первого за писываемого слова массива дешифрируется, так как сигнал «Вывод адресной части данного цикла «Вывод проходит от

ЭВМ 41 в адресной части указывает адрес ячейки памяти ЭВМ 42, в которую необходи- мо записать первое слово массива, При этом адрес первого слова массива

процессора ЭВМ 41 по линиям 4 через комму- татор 25 канала 1, проходит через блок 27 управления вводом-выводом и по линии 20 поступает с выхода канала 1 на соответ- ствующий вход канала 2, проходит через блок 27 управления вводом-выводом канала 2 и с выхода 14 канала 2 поступает в блок памяти ЭВМ 42. Следовательно, в инфор-

0

0 процессора ЭВМ 41 по линиям 4 через комму- татор 25 канала 1, проходит через блок 27 управления вводом-выводом и по линии 20 поступает с выхода канала 1 на соответ- ствующий вход канала 2, проходит через блок 27 управления вводом-выводом канала 5 2 и с выхода 14 канала 2 поступает в блок памяти ЭВМ 42. Следовательно, в инфор-

0 вает в регистр 28 состояния канала 1 данные, определяющие настройку устройства на четвертом этапе. В первом разряде регистра 28 состояния канала 1 записывается логический «О. Во второй разряд записывается логическая «1, что свидетельствует о наличии требования прерывания программных операций ЭВМ 42 по инициативе ЭВМ 41. В результате этого на выходе 33 регистра 28 состояния канала 1 появляется сигнал, который проходит через блок 29 приоритета канала 1 на выход 7 канала 1, далее поступает на вход 6 канала 2 и проходит через блок 29 приоритета канала 2 и с выхода 30 поступает на управляющий вход блока 21 прерываний. При наличии на втором управляющем входе блока 21 прерываний разрешающего уровня на выход 14 канала 2 поступает сигнал требования прерывания программных операций процессора ЭВМ 42. После того, как процессор ЭВМ 42 разрешает

5

мационной части данного цикла «Вывод первое слово массива из процессора ЭВМ 41 поступает на линии управляющих сигналов канала 1, через коммутатор 25 канала 1 поступает на выходы 13 канала 2, по линиям 4 управляющих сигналов поступает в блок памяти ЭВМ 42 и записывается в ячейку памяти по указанному адресу. Аналогично выполняются операции по записи в память ЭВМ 42 других слов массива.

На четвертом этапе ЭВМ, инициатор обмена, выполняет операции по завершению цикла обмена информацией.

ЭВМ 41 обращается к устройству межмашинного обмена в цикле «Вывод и записы40

45

40

50

40

55

прерывание по требованию устройства межмашинного обмена, на в 1ходе 38 блока 21 прерываний канала 2 появляется сигнал, настраивающий коммутатор 25 канала 2 на выдачу информации из регистра 22 адреса вектора через коммутатор 25 канала 2 на линии 4 управляющих сигналов ЭВМ 42.

В третий разряд регистра 28 состояния канала 1 записывается логический «О, что вызывает появление на выходе 34 управляющего сигнала, который, проходя через блок 29 каналов 1 и 2, поступает на вход блока 26 прямого доступа в память ЭВМ 42. В результате этого на выходе блока 26 канала 2 появляется сигнал, приводящий к настройке коммутатора 25 канала 2 в исходное состояние, т.е. настраивает (оммутатор на прием информации с линий 3 адресов и данных ЭВМ 42.

В четвертый разряд регистра 28 состояния канала 1 записывается логическая «1,

что вызывает появление на выходе 35 уп- 20 передачи массива информации. Передачу

равляющего сигнала, которь и разрешает выработку блоком 26 сигнала требования прямого доступа в память ЭВМ 41 при наличии сигнала 31 с выхода блока 29 приоритета канала 1.

В пятый и шестой разряды регистра 28 состояния канала 1 записываются логические «О, что свидетельствует об отсутствии операций ввода или вывода информации из ЭВМ 41 в ЭВМ 42.

Поскольку запись данных, определяющих настройку устройства, в регистр 28 состояния канала 1 производится в течение одного цикла «Вывод, последовательность операций по заверьнению цикла обмена следующий:

процессор ЭВМ 42 выходит из состояния предоставления прямого доступа в память;

коммутатор 25 канала 1 настраивается на прием информации с линий 4 ЭВМ 41;

процессор ЭВМ 4 обрабатывает сигнал требования прерывания программных операций;

коммутатор 25 канала 1 настраивается на передачу на линии адресов и данных адреса вектора.

На пятом этапе ЭВМ. инициатор обмена, выполняет операции по переводу устройства межмашинного обмена в режим ожидания.

ЭВМ 41 обращается к устройству межмашинного обмена в цикле «Вывод и записы вает в регистр 28 состояния канала 1 данные онределяющие тин ожидания;

ЭВМ 41 разрешает вынолнение операции прерывания программных операций своего процессора по инициативе ЭВМ 42;

ЭВМ 41 разрешает прямой доступ к своей памяти по инициативе ЭВМ 42.

Возможны и другие режимы ожидания5 настройку на которые гложет выполнять пользователь устройства в зависимости от струк

туры многомашинного вычислительного комплекса и класса решаемых задач.

Устройство для межмашинного обмена позволяет сократить число программных операций при передаче массива информации из одной ЭВМ в другую ЭВМ, поскольку передача одного информационного слова осуществляется в течение одного цикла (команды) «Ввод или «Вывод. Организация передачи одного информационного слова из одной ЭВМ в другую может состоять из одного цикла , в течение которого осуществляется настройка устройства на требуемый тип обмена, и другого цикла «Вы- 5 вод, в течение которого выполняются операции по переводу устройства в режим ожидания, т.е. в исходное состояние. Следовательно, настройка устройства на требуемый тип обмена и перевод устройства в режим ожидания осуществляется перед и после

массива информации процессор, инициатор обмена, осуществляет со скоростью, близкой к скорости выполнения операций типа память-память, что повыщает быстродействие вычислительного комплекса при обмене информацией между двумя машинами.

Формула изобретения

1. Устройство для межмашинного обмена

0 содержащее два канала, каждый из которых содержит коммутатор, регистр состояний, регистр адреса вектора, дешифратор номера ЭВМ, дешифратор управляющих сигналов, блок прерываний, причем первая и вторая группы информационных входов-выходов

5 коммутатора первого и второго каналов образуют группы информационных и управляющих входов-выходов устройства для подключения к группам информационных и управляющих входов-выходов первой и второй ЭВМ соответственно, первый выход де0 шифратора управляющих сигналов первого и второго каналов соединен с первым входом чтения регистра состояний первого и второго каналов и с вторым входом чтения регистра состояния второго и первого каналов соответственно, первая группа информационных выходов коммутатора первого и второго каналов соединена с группой информационных входов регистра состояний jTepBoro и второго каналов, с первыми группами информационных входов дешифратора

0 номера ЭВД и дешифратора управляющих сигналов первого и второго каналов, с группой информационнЕзУх выходов регистра адреса вектора и регистра состояний второго и первого каналов, с первой группой информационных входов коммутатора вто5 рого и первого каналов соответственно, вторая группа информационных выходов коммутатора первого и второго каналов соединена с вторыми группами информационных

5

10

f5

входов дешифратора номера ЭВМ и дешифратора управляющих сигналов первого и второго каналов, с группой информационных выходов блока прерывания второго и первого каналов и с второй группой информационных входов коммутатора второго и первого каналов соответственно, при этом в каждом канале выход дешифратора номера ЭВМ соединен с управляющим входом дешифратора управляющих сигналов, второй выход которого соединен с входом записи регистра состояний, первый информационный выход которого соединен с первым кодовым входом блока прерывания, выход запроса которого соединен с входом чтения регистра адреса вектора и первым управляющим входом коммутатора, отличающееся тем, что, с целью увеличения быстродействия, в каждый канал устройства введены блок приоритета, блок прямого доступа в память и блок управления вводом-выводом, причем первый вход требования преры- 20 вания и первый вход требования прямого доступа блока приоритета первого и второго каналов соединены с первым выходом требования .прерывания и первым выходом требования прямого доступа блока приоритета второго и первого каналов соответственно, выход запроса блока прямого доступа в память первого и второго каналов соединен с вторым управляющим входом коммутатора первого и второго каналов, с входом запроса блока управления вводом-выводом второго и первого каналов и с третьим управляющим входом коммутатора второго и третьего каналов соответственно, выход команды ввода и выход команды вывода блока управления вводом-выводом первого и второго каналов соединены с входом команды ввода и с входом команды вывода блока управления вводом-выводом соответственно, при этом в каждом канале второй и третий информационные выходы регистра состояний соединены с вторым входом требования прерывания и входом требования прямого доступа блока приоритета соответственно, второй выход требования прямого доступа которого соединен с входом требования блока прямого доступа в память, синхроБход которого соединен с четвертым

2.Устройство по п. 1, отличающееся тем что блок управления вводом-выводом со держит два элемента ИЛИ, четыре элемента И, два элемента НЕ, причем первый вход первого элемента И соединен с первым входом второго элемента И и является входом запроса блока управления вводом- выводом, второй вход первого элемента И соединен с входом первого элемента НЕ и является входом разрещения вывода блока управления вводом-выводом, второй вход второго элемента И соединен с входом второго элемента НЕ и является входом разрещения ввода блока управления вводом- выводом, первые входы первого и второго элементов ИЛИ являются входами команд ввода и вывода блока управления вводом и выводом соответственно, вторые входы пер вого и второго элементов ИЛИ образуют группу кодовых входов блока управления вводом-выводом, выходы первого и второго элементов И являются выходами команд вывода и ввода блока управления вводом- выводом, выходы третьего и четвертого элементов И образуют группу кодовых выходов блока управления вводом-выводом, при этом в блоке управления вводом-выводом выход второго элемента ИЛИ соединен с третьим входом первого элемента И и первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента НЕ, выход первого элемента ИЛИ соеди,Q нен с третьим входом второго элемента И и первым входом четвертого элемента И, второй вход которого соединен с выходом второго элемента НЕ.

3.Устройство по п. 1, отличающееся тем, что блок приоритета содержит два элемента ИЛИ, три элемента НЕ и три элемента И, причем первый вход первого элемента И является первым входом требования прерывания блока приоритета, первый вход второго элемента И соединен с первым входом первого элемента ИЛИ и является

40 вторым входом требования прерывания блока приоритета, первый вход третьего элемента И соединен с первым входом второго элемента ИЛИ и является первым входом требования прямого доступа блока приоритета, второй вход второго элемента ИЛИ сое25

35

информационным выходом регистра состоя- динен с входом первого элемента НЕ и явля- ний, пятый и шестой информационные вы-ется вторым входом требования прямого доступа и первым выходом требования прямого доступа блока приоритета, выход втоходы которого соединены с входом разрешения ввода и входом разрешения вывода блока управления вводом-выводом, второй выход требования прерывания блока приоритета соединен с вторым кодовым входом блока прерывания, группы кодовых выходов блока прямого доступа в память и блока управления вводом-выводом соединены с второй группой информационных входов коммутатора, вторая группа информационных выходов которого соединена с группами кодовых входов блока прямого доступа в память и блока управления вводом-выводом.

рого элемента И является первым выхо- cQ дом требования прерывания блока приоритета, выход первого элемента И является вторым выходом требования прерывания блока приоритета, выход третьего элемента И является вторым выходом требования прямого доступа блока приоритета, при этом в 55 блоке приоритета второй вход первого элемента И соединен с выходом второго элемента НЕ, вход которого соединен с выходом первого элемента ИЛИ, второй вход ко10

f5

0

2.Устройство по п. 1, отличающееся тем, что блок управления вводом-выводом содержит два элемента ИЛИ, четыре элемента И, два элемента НЕ, причем первый вход первого элемента И соединен с первым входом второго элемента И и является входом запроса блока управления вводом- выводом, второй вход первого элемента И соединен с входом первого элемента НЕ и является входом разрещения вывода блока управления вводом-выводом, второй вход второго элемента И соединен с входом второго элемента НЕ и является входом разрещения ввода блока управления вводом- выводом, первые входы первого и второго элементов ИЛИ являются входами команд ввода и вывода блока управления вводом и выводом соответственно, вторые входы первого и второго элементов ИЛИ образуют группу кодовых входов блока управления вводом-выводом, выходы первого и второго элементов И являются выходами команд вывода и ввода блока управления вводом- выводом, выходы третьего и четвертого элементов И образуют группу кодовых выходов блока управления вводом-выводом, при этом в блоке управления вводом-выводом выход второго элемента ИЛИ соединен с третьим входом первого элемента И и первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента НЕ, выход первого элемента ИЛИ соедиQ нен с третьим входом второго элемента И и первым входом четвертого элемента И, второй вход которого соединен с выходом второго элемента НЕ.

3.Устройство по п. 1, отличающееся тем, что блок приоритета содержит два элемента ИЛИ, три элемента НЕ и три элемента И, причем первый вход первого элемента И является первым входом требования прерывания блока приоритета, первый вход второго элемента И соединен с первым входом первого элемента ИЛИ и является

0 вторым входом требования прерывания блока приоритета, первый вход третьего элемента И соединен с первым входом второго элемента ИЛИ и является первым входом требования прямого доступа блока приоритета, второй вход второго элемента ИЛИ сое5

5

динен с входом первого элемента НЕ и явля- ется вторым входом требования прямого доступа и первым выходом требования прямого доступа блока приоритета, выход второго элемента И является первым выхо- дом требования прерывания блока приоритета, выход первого элемента И является вторым выходом требования прерывания блока приоритета, выход третьего элемента И является вторым выходом требования прямого доступа блока приоритета, при этом в блоке приоритета второй вход первого элемента И соединен с выходом второго элемента НЕ, вход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ и с входом третьего элемента НЕ, выход которого соединен с вторым входом

второго элемента И, выход нервого элемента НЕ соединен с вторым входом третьего элемента И.

Изобретение относится к вычислительной технике и может быть использовано в многомашинных комплексах при решении трансляционных задач и для ускорения операций ввода-вывода информации. Целью изобретения является повышение быстродействия. Устройство состоит из двух каналов, каждый из которых содержит коммутатор, блок прямого доступа в память, блок управления вводом-выводом, блок приоритета, регистр состояний, дешифратор номера ЭВМ, дешифратор управляющих сигналов, регистр адреса вектора, блок прерываний. 2 з.п. ф-лы, 3 ил. со ьо сд 00 со

2ц-г

Фиг.1

73

а

Фиг.г

Фи. З

Составитель С. Пестмал

Редактор М. БланарТехред И. ВересКорректор ЛА. Шарошн

Заказ 1844/48Тираж 673Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4