Резервированное запоминающее устройство Советский патент 1992 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств повышенной надежности.

Известно резервированное запоминающее устройство, содержащее N основных блоков оперативной пямяти, входы которых являются соответствующими информационными входами устройства, а выходы подключены к информационным входам соответствующих блоков элементов И, блоков контроля и коммутаторов, первый блок суммирования, входы которого являются информационными входами группы устройства, а выход соединен с входом дополнительного блока оперативной памяти, выход которого подключен к входу дополнительного блока контроля и первому информационному входу второго блока суммирования, другие информационные входы которого соединены с выходами блоков элементов И, управляющие входы которых подключены к

управляющим входам коммутаторов и выхо- дам соответствующих блоков контроля, блок формирования сигналов неисправности, информационный вход которого соединен с выходом второго блока суммирования, управляющие входы - с выходами всех блоков контроля, а выход является управляющим выходом устройства, генератор тактовых импульсов, выход которого подключен к тактовым входам коммутаторов и блока формирования сигналов неисправности, выход второго блока суммирования соединен с информационными входами коммутаторов, выходы которых являются информационными выходами устройства.

Недостатком известного устройства является невысокое быстродействие в режиме чтения, так как чтение данных осуществляется последовательно по всем адресам без анализа результатов правильности работы устройства в режиме записи данных

-г

Ј

VJ

СП 00

чэ

Наиболее близким по технической сущности к предлагаемому является резервированное запоминающее устройство, содержащее первый, второй и третий блоки памяти, информационные входы которых являются соответственно первым, вторым и третьим информационными входами устрой- cfea, а адресные входы подключены к адресным входам четвертого, пятого и шестого блоков памяти и являются адресным входом устройства, управляющие входы блоков памяти с первого по третий соединены с инфор- мационным входом формирователя управляющих сигналов, управляющий вход которого является первым управляющим входом устройства, сумматоры с первого по третий, первый и второй информационные входы которых являются соответственно первым и вторым, вторым и третьим, первым и третьим информационными входами устройства, а управляющие входы подключены к: первому выходу формирователя управляющих сигналов, второй выход которого соединен с управляющими входами блоков памяти с четвертого по пятый, информационные входы которых подключены к выходам сумматоров с первого по третий соответственно, информационные выходы блоков памяти с первого по третий соединены с информационными входами первого блока коммутации, управляющие входы которого подключены к контрольным выходам блоков памяти с первого по третий, а выходы - к первым информационным входам сумматоров с четвертого по шестой, вторые информационные входы которых соединены с информационными выходами блоков памяти с четвертого по шестой соответственно, второй блок коммутации, информационные входы первой группы которого подключены к информационным выходам блоков памяти с первого по третий, информационные входы второй группы - к выходам сумматоров с четвертого по шестой, управляющие входы первой группы являются управляющими входами с второго по четвертый устройства, управляющие входы второй группы соединены с контрольными выходами блоков памяти с первого по третий, а управляющие входы третьей группы - с выходами блоков сравнения с первого по третий, первый и второй информационные входы которых подключены к выходам соответствующих сумматоров с четвертого по шестой, выходы второго блока коммутации являются информационными выходами устройства, управляющие входы сумматоров с четвертого по шестой соединены с третьим выходом формирователя управляющих сигналов.

Недостатком данного устройства являются большие временные затраты при чтении данных из-за отсутствия анализа правильности записи данных

Целью изобретения является повышение быстродействия при чтении

Поставленная цель достигается тем, что

в резервированное запоминающее устройство, содержащее шесть блоков памяти, адресные входы которых объединены и являются адресными входами устройства,

входы записи-чтения блоков памяти с первого по шестой объединены, соединены с первым управляющим входом формирователя управляющих сигналов и являются первым управляющим входом устройства,

второй управляющий вход формирователя управляющих сигналов является вторым управляющим входом устройства, информационный вход первого блока памяти соединен с первыми входами первого и

третьего сумматоров и является первым информационным входом устройства, информационный вход второго блока памяти соединен с первым входом второго и вторым входом первого сумматоров и является

вторым информационным входом устройства, информационный вход третьего блока памяти соединен с вторыми входами второго и третьего сумматоров и является третьим информационным входом устройства,

первый выход формирователя управляющих сигналов соединен с входами выборки блоков памяти с первого по третий и с управляющими входами сумматоров с первого по третий, выходы которых соединены соответственно с информационными входами блоков памяти с четвертого по шестой, входы выбо рки которых объединены и подключены к второму выходу формирователя управляющих сигналов, третий выход которого соединен с управляющими входами сумматоров с четвертого по шестой, первые входы которых соединены соответственно с выходами блоков памяти с четвертого по шестой, вторые входы сумматоров с четвертого по шестой соединены соответственно с выходами блоков элементов ИЛИ с первого по третий, первый и второй входы которых соединены попарно с выходами блоков элементов И с первого по шести соответственно, информационный выход первого блока памяти соединен с первыми входами первого, пятого и седьмого блоков элементов И, информационный выход второго блока памяти соединен с первыми входами второго,

третьего и девятого блоков элементов И, информационный выход третьего блока памяти соединен с первыми входами четвертого, шестого и одиннадцатого блоков элементов И, выход четвертого сумматора

соединен с первыми входами первого и второго блоков сравнения, первым входом восьмого блока элементов И, второй вход которого соединен с выходом первого блока сравнения, выход пятого сумматора соединен с первым входом третьего и вторым входом второго блока сравнения, первым входом десятого блока элементов И, второй вход которого соединен с выходом второго блока сравнения, выход шестого сумматора подключен к вторым входам первого и третьего блоков сравнения и первому входу двенадцатого блока элементов И, второй вход которого соединен с выходом третьего блока сравнения, третьи входы восьмого, десятого и двенадцатого блоков элементов И соединены соответственно с контрольным выходом первого блока памяти и вторыми входами второго и шестого блоков элементов И, с контрольным выходом ЁТО- рого блока памяти и вторыми входами пер- вого и четвертого блоков элементов И, с контрольным выходом третьего блока памяти и вторыми входами третьего и пятого блоков элементов И, контрольные выходы блоков памяти с первого по третий соедине- ны соответственно с входами первого, второго и третьего элементов НЕ, выходы которых подключены соответственно к вторым входам седьмого, девятого и одиннадцатого блоков элементов И, выходы которых соединены соответственно с первыми входами блоков элементов ИЛИ с четвертого по шестой, выходы которых являются соответствующими информационными выходами устройства, выходы восьмого, десятого и двенадцатого блоков элементов И соединены соответственно с вторыми входами блоков элементов ИЛИ с четвертого по шестой, введен блок анализа достоверности данных, содержащий пять элементов ИЛИ, че- тыре элемента И, счетчик и узел памяти адресов ошибок, контрольные выходы блоков памяти с четвертого по шестой соединены соответственно с первыми входами элементов ИЛИ с первого по третий, вторые входы которых соединены соответственно с контрольными выходами шестого, четвертого и пятого блоков памяти, четвертый выход формирователя управляющих сигналов соединен с первыми входами первого, второго и третьего элементов И, вторые входы которых соединены с первым управляющим входом формирователя управляющих сигналов, пятый и шестой выходы которого соединены с.первым и вторым входами чет- вертого элемента И, третий вход которого соединен с выходом узла памяти адресов ошибок, вход записи которого соединен с выходом четвертого элемента ИЛИ, входы которого соединены с выходами элементов

И с первого по третий, третьи и четвертые входы которых соединены соответственно с выходами элементов ИЛИ с первого по третий и с контрольными выходами блоков памяти с первого по третий, выход четвертого элемента И соединен с первым входом пятого элемента ИЛИ, второй вход которого является третьим управляющим входом устройства, выход пятого элемента ИЛИ подключен к счетному входу счетчика, выходы которого соединены с адресными входами узла памяти адресов ошибок и являются адресными входами устройства.

На фиг.1 приведена функциональная схема предлагаемого устройства; на фиг.2 - функциональная схема формирователя управляющих сигналов; на фиг.З.а - временная диаграмма работы устройства в режиме ЗАПИСЬ; на фиг.З, б - времзнная диаграмма работы устройства в режиме ЧТЕНИЕ.

Устройство (фиг.1) содержит блоки 1-6 памяти, сумматоры 7-12 по модулю два, формирователь 13 управляющих сигналов, блоки 14-25 элементов И, распреде литель 25 импульсов, блоки 27-32 сравнения, элементы НЕ 33-35, блоки 36-41 элементов ИЛИ. элементы ИЛИ 42-47, элементы И 48-51, счетчик 52 и регистры 53-55. Позициями 56-58 обозначены информационные входы с первого по третий устройства, позицией 59 - адресный вход, позициями 60-62 управляющие входы с первого по третий устройства, позициями 63- 65 - информационные выходы с первого по третий устройства.

Распределитель 26 импульсов, схемы 30-32 сравнения, элементы ИЛИ 42-47, элементы И 48-51, счетчик 52 и регистры 53-55 образуют единый функционально законченный блок анализа достоверности данных, в котором регистры 53-55, схемы сравнения 30-32, распределитель 26 импульсов и элемент ИЛИ 46 объединены в узел памяти адресов ошибок.

Формирователь 13 управляющих сигналов (фиг.2) содержит элементы 66-71 задержки, элемент ИЛИ 72, элемент НЕ 73, элемент И 74. Вход элемента 66 задержки является вторым управляющим входом формирователя и соединен с входом 61 устройства, а вход элемента НЕ 73 - первым управляющим входом формирователя и соединен с входом 60 устройства. Буквенное и порядковое обозначение выходов формирователя 13 и временная диаграмма приведены на фиг.2.

Информационные входы блоков 1-3 памяти являются информационными входами 56-58 устройства, а их адресные входы - адресным входом 59 устройства Первый управляющий вход формирователя 13 является первым управляющим входом 60

устройства, а второй управляющий вход - вторым управляющим входом 61 устройства. Первый выход формирователя 13 соединен с входами выборки блоков 1-3 памяти и управляющими входами сумматоров 7-9, выходы которых соединены соответственно с информационными входами блоков 4-6 памяти, входы выборки которых объединены и подключены к второму выходу формирователя 13 управляющих сигналов, третий выход которого соединен с управляющими входами сумматоров 10-12. Первые входы сумматоров 10-12 подключены соответственно к выходам блоков 4-6 памяти, а их вторые входы - к выходам блоков 36-38 элементов ИЛИ, первый и второй входы которых соединены попарно с выходами блоков 14-19 элементов И соответственно. Информационный выход первого блока 1 памяти соединен с первыми входами блоков 14, 18 и 20 элементов И, информационный выход второго блока 2 памяти - с первыми входами блоков 15, 16 и 22 элементов И, информационный выход третьего блока 3 памяти - с первыми входами блоков 17, 19 и 24 элементов А. Выход четвертого сумматора 10 соединен с первыми входами первого и второго блоков 27 и 28 сравнения, первым входом блока 21 элементов И, второй вход которого соединен с выходом первого блока 27 сравнения. Выход пятого сумматбра 11 соединен с первым входом третьего 29 и вторым входом второго 28 блоков сравнения, первым входом десятого блока 23 элементов И, второй вход которого соединен с выходом второго блока 28 сравнения. Выход шестого сумматора 12 подключен к вторым входам первого и третьего блоков 27 и 29 сравнения и первому входу двенадцатого блока 25 элементов И, второй вход которого соединен с выходом третьего блока 29 сравнения. Третьи входы блоков 21,22 и 25 элементов И соединены соответ- ветственно с контрольным выходом первого блока 1 памяти, вторыми входами блоков 15 и 19 элементов И, контрольным выходом второго блока 2 памяти и вторыми входами блоков 14 и 17 элементов И, контрольным выходом третьего блока 3 памяти и вторыми входами блоков 16 и 18 элементов И. Контрольные выходы блоков 1-3 памяти соединены соответственно с входами первого, второго и третьего элементов НЕ 33-35, выходы которых подключены соответственно к вторым входам блоков 20,22 и 24 элементов И, выходы которых соединены соответственно с первыми входами блоков 39,40 и 41 элементов ИЛИ, выходы которых являются соответствующими информационными выходами 63-65 устройства. Выходы блоков

21, 22 и 25 элементов И соединены соответственно с вторыми входами блоков 39, 40 и 41 элементов ИЛИ.

В узле памяти адресов ошибок вход распределителя 26 импульсов является входом записи узла, а выходы соединены с управляющими входами регистров 53-55, информационные входы которых подключены к первым входам схем 30-32 сравнения и яв0 ляются адресными входами узла. Вторые входы схем 30-32 сравнения соединены с выходами регистров 53-55 соответственно. Выходы схем сравнения 30-32 соединены с входами элемента ИЛИ 46, выход которого

5 является выходом узла. Контрольные выходы блоков 4-6 памяти соединены соответственно с первыми входами элементов ИЛИ 42-44, вторые входы которых соединены соответственно с контрольными выходами

0 блоков 6, 4 и 5 памяти.Четвертый выход формирователя 13 управляющих сигналов соединен с первыми входами элементов И 48, 49 и 50, вторые входы которых соединены с первым управляющим входом 60 фор5 мирователя 13 управляющих сигналов, пятый и шестой выходы которого соединены с первым и вторым входами элементов И 51, третий вход которого соединен с выходом узла памяти адресов ошибок, вход записи

0 которого соединен с выходом элемента ИЛИ 45, входы которого соединены с выходами элементов И 48, 49 и 50, третьи и четвертые входы которых соединены соответственно с выходами элементов 42,

5 43 и 44 ИЛИ и контрольными выходами блоков 1, 2, 3 памяти. Выход элемента И 51 соединен с первым входом элемента ИЛИ 47, второй вход которого является третьим управляющим входом 62 устройства. Выход

0 элемента ИЛ И 47 подключен к счетному входу счетчика 52, выходы которого соединены с адресными входами узла памяти адресов ошибок и являются адресными входами 59 узла устройства. Блоки 1-6 памяти содержат

5 регистр слова, в который в режиме ЗАПИСЬ данные записываются с информационного входа, а в режиме ЧТЕНИЕ поступают с накопителя. Схема контроля нечетности, подключенная к выходу этого регистра, осуществляет

0 свертку по модулю два записанного в регистре кода как в режиме ЧТЕНИЕ, так и в режиме ЗАПИСЬ. Сигнал ошибки ОШ, формируемый на выходе схемы контроля, представляет собой дизъюнкцию выходных сигналов, сфор5 мированных в обоих режимах.

Сумматоры 7-9и10-12по модулю два представляют собой суматоры на два слагаемых, стробируемые сигналами с выходов формирователя 13. Блоки 27-32 сравнения предназначены для сравнения кодов, постулающих на их информационные входы При совпадении кодов на выходах блоков сравнения уровень 1, при несовпадении - уровень О.

Для удобства описания работы устрой- ства введем порядковое обозначение выходных тактовых импульсов формирователя 13 в соответствии с временной диаграммой его работы:

1-й тактовый импульс (ТИ) - выходной импульс элемента 66 задержки:

2-й ТИ - выходной импульс элемента 67 задержки;

3-й ТИ - выходной импульс элемента 68 задержки;

4-й ТИ - выходной импульс элемента 69 задержки;

5-й ТИ - выходной импульс элемента 70 задержки;

6-й ТИ - выходной импульс элемента 71 задержки.

Устройство работает следующим образом.

Запись данных с информационных входов 56-58 устройства производится одно- временно в три основных блока 1-3 памяти по адресу на входе 59, чтение данных из блоков 1-3 памяти также осуществляется одновременно.

Возможно поступление с входов 56-58 и нулевой информации, которая представляет собой О во всех информационных разрядах, кроме контрольного, в котором записана 1.

Предполагается, ч го при записи и чте- нии ошибка может возникать одновременно не более, чем в одном из блоков 1-3 и 4-6 памяти.

Режим ЗАПИСЬ.

На вход 60 устройства поступает сигнал 1 который поступает также на входы ЗАП(ЧТ) блоков 1-6 памяти.

На информационные входы 56, 57 и 58 синхронно поступает входная информация, на вход 59 - адрес ячейки блоков 1, 2 и 3, в которую должна быть записана информация.

1-й и 2-й ТИ поступают с выхода а формирователя 13 на вход элемента И 51, который закрыт нулевым уровнем с выхода е формирователя 13, поэтому импульс на выходе элемента И 51 отсутствует. 3-й ТИ поступает с выхода д формирователя 13 на входы выборки блоков 1-3 и сумматоров 7-9, в результате происходит запись данных с входов 56-58 в соответствующие блоки 1-3 памяти по заданному адресу. Одновременно в сумматоре 7 происходит суммирование данных Д1 и Д2 с входов 56 и 57; в сумматоре 8-данных Д2 и ДЗ с входов 57 и

58, в сумматоре 9 - данных Д1 и ДЗ с входов 56 и 58 устройства С выходов сумматоров 7, 8 9 данные поступают на информационные входы блоков 4, 5 и 6 памяти соответст- венно, на адресные входы которых поступает код адреса с адресного входа 59 устройства.

4-м ТИ с выхода формирователя 13 управляющих сигналов осуществляется запись данных с выходов сумматоров 7-9 в соответствующие им блоки 4-6 памяти. В результате в блоке 4 памяти записана сумма (ДНД2), в блоке 5 - сумма (Д2+ДЗ), в блоке 6 - сумма (Д1+ДЗ). Затем на информационных входах. 56-58 появляется новая информация, а на входе 59 - новый адрес, по которому она должна быть записана в блоки 1-3 памяти. В дальнейшем устройство работает аналогично вышеописанному: в сумматорах 7-9 осуществляется попарное суммирование данных с входов 56-58 устройства, а полученные суммы записываются в блоки 4-6 памяти.

Процесс записи продолжается до тех пор, пока не будут записаны данные в последнюю ячейку блоков 1-3 памяти, адрес которой задан на входе 59 устройства.

Блок анализа достоверности данных в режиме ЗАПИСЬ работает следующим образом.

В случае возникновения ошибок при записи данных на выходах блоков 1-3 и 4-6 памяти появляются сигналы ошибок ОШ (единичного уровня), которые поступают соответственно на входы элементов ИЛИ 48- 50 и 42-44.

Элементы ИЛИ 42, 43 и 44 реализуют логические функции:

Х«2 ОШ4 + ОШ6(1)Х« ОШ4 + ОШ5(2)

X/J4 ОШ5 + ОШ6.(3)

С выходов этих элементов сигналы поступают на первые входы элементов И 48- 50 соответственно, на другие входы которых поступают сигналы с контрольных выходов блоков 1 - 3 памяти, выхода г формирователя 13 и первого управляющего входа 60 устройства.

В результате на выходах элементов И 48-50 формируются сигналы, реализующие следующие логические функции: Х48 ОШ 1 (ОШ4 +ОШ6);(4)

Х49 ОШ2 (ОШ4+ОШ5);(5)

Хбо ОШЗ (ОШ5 + ОШ6).(6)

которые стробируются 5-м тактовым импульсом с выхода г формирователя 13 управляющих сигналов.

Сформированные таким образом импульсы поступают с выходов элементов И

48-50 через элемент ИЛИ 45 на вход распределителя 26 импульсов, с выхода которо- го разнесенные во времени импульсы поступают на входы управления записью регистров 53-55 На информационные входы этих регистров поступает текущий адрес ячейки, по которому происходила запись, с выхода счетчика 52.

Таким образом, в регистрах 53 - 55 будут записаны адреса ячеек блоков 1-3 памяти, запись данных в которые сопровождалась условиями (4), (5) и (6).

Режим ЧТЕНИЕ.

На вход 60 устройства подается сигнал нулевого уровня (О), который поступает также на входы ЗАП (ЧТ) блоков 1-6 памяти. На вход 59 устройства поступает адрес с выхода счетчика 52, на вход 61 подается Сигнал ЗАПУСК. С выхода д формирователя 13 на управляющие входы блоков 1-3 и сумматоров 7-9 поступает сигнал обращения к указанным блокам.

В блоках 30-32 происходит сравнение адресов, хранящихся в регистрах 53-55, с текущим адресом, записанным в счетчике 52.

Предполагается, что возникновение ошибок, описываемых логическими условиями (4), (5) и (6), не может произойти более, чем по двум адресам подряд. Кроме того, предполагается, что возникновение ошибки при чтении данных может произойти одновременно не более, чем в одном основном блоке 1-3 оперативной памяти, т.е. необходимо рассмотреть следущие четыре случая:

а) 01Ш, ОШ2, ОШЗ;

б)бШ1,ОШ2, ОШЗ;

в)ОШ1,ОШ2, ОШЗ;

г)ОШ1,ОШ2, ОШЗ;

где ОШ - наличие сигнала ошибки иа контрольном выходе 1-го (,2,3) блока ОП;

ОШ1 - отсутствие оши1бки.

I случай: ОНИ, ОШ2, ОШЗ.

В этом случае на контрольных выходах блоков 1-3 памяти сигналы нулевого уровня, вследствие чего блоки 21,23 и 25 элементов И закрыты, а блоки 20,22 и 24 элементов И открыты единичными уровнями сигналов соответственно с выходов элементов НЕ 33, 34 и 35.

Рассматриваемый случай не относится ни к одному из вариантов, описанных выражениями (4), (5) или (6), поэтому сравнения адресов не происходит, т.е. на выходах блоков 30-32 сравнения сигналы нулевого уровня, Вследствие этого элемент И 51 закрыт и импульсы с выхода а формирователя 13 через блоки И 51 и ИЛИ 47 на счетный вход счетчика 52 не поступают, т.е. чтение

осуществляется по первоначальному адресу, поступившему на адресный вход 59 с выхода счетчика 52,

Данные Д1 Д2 и ДЗ с информационных

выходов блоков 1-3 после поступления 3-го ТИ через открытые блоки 20,22 и 24 элементов И и блоки 39, 40 и 41 поступают на информационные выходы 63, 64 и 65 устройства.

II случай ОШ1, ОШ2; ОШЗ,

В этом случае на контрольных выходах блоков 1 и 3 памяти - сигналы нулевого уровня, на контрольном выходе блока 2 памяти - сигнал 1, вследствие чего закрыты

блоки 21, 22 и 25 элементов И, а блоки 20 и 24 элементов И находятся в открытом состоянии Блок 23 элементов И подготовлен к открытию единичным уровнем сигнала с выхода к блока 2 памяти. В блоках 30-32 сравнения происходит сравнение адресов, хранящихся в регистрах 53-55, с текущим адресом. В случае равенства адресов единичный уровень сигнала с выхода одной из схем 30-32 сравнения через элемент ИЛИ

46 поступает на управляющий вход элемента И 51, открывая его. Поэтому импульс с выхода а формирователя 13 проходит через элементы И 51 и ИЛИ 47 на счетный вход счетчика 52, увеличивая адрес, записанный

в счетчике 52, на 1,

Если в результате нового сравнения адресов сравнения не происходит.то второй импульс с выхода а формирователя 13 через элементы И 51 и ИЛИ 47 на счетный вход

счетчика 52 не поступает, т.е. изменения адреса не происходит. Данные Д1 и ДЗ с информационных выходов блоков 1 и 3 памяти после поступления 3-го ТИ через открытые блоки 20 и 24 элементов И и блоки

39 и 41 элементов ИЛ И поступают на информационные выходы 63 и 65 устройства,

В дальнейшем устройство работает в режиме восстановления данных Д2 с выхода блока 2 памяти, который осуществляется

следующим образом.v4

Единичный уровень сигнала с контрольного выхода блока 2 памяти открывает блоки 14 и 17 элементов И. на информационные

входы которых поступают данные Д1 и ДЗ с выходов блоков 1 и 3 памяти. С выходов блоков 14 и 17 элементов И данные через блоки 36 и 37 элементов ИЛИ поступают на первые информационные входы сумматоров 10 и 11, на вторые информационные входы которых поступают данные с выходов блоков 4 и 5 памяти, считанные с последних 4-м ТИ формирователя 13.

В сумматоре 10 по сигналу формирователя 13 происходит суммирование слагавмых Д1 и (Д1+Д2), в результате на его выходе в б-м такте формируется сумма Д2.

В сумматоре 11 по сигналу Э формирователя 13 происходит суммирование слагаемых ДЗ и (Д2+ДЗ), в результате на его выходе в б-м такте формируется сумма Д2.

На выходе блока 28 сравнения формируется единичный уровень сигнала, который поступает на второй управляющий вход блока 23 элементов И, открывая его. В результате данные Д2 с выхода сумматора 11 через блоки 23 элементов И и 40 элементов ИЛИ поступают в 6-м такте на выход 64 устройства.

Таким образом, в случае (Яш, OLU2,

бШЗ восстановление достоверных данных Д2 возможно лишь.при правильной записи данных в блоки 4 и 5, т.е. при соблюдении

(7)

условия

ОШ4 (ШГ5...

В противном случае при чтении данных нулевой уровень сигнала с выхода блока 28 сравнения (данные в сумматорах 10 и 11 не равны) закроет блок 23 элементов И, вследствие чего данные Д2 на выходе 4 устройства будут отсутствовать. Следовательно, в данном случае должны быть запрещены для чтения ячейки блоков 4 и 5, запись данных в которые не удовлетворяет условию (7). Блок анализа достоверности данных в режиме ЗАПИСЬ производит выявление адресов ячеек блоков 4 и 5 памяти, не удовлетворяющих условию (7). На основании закона инверсии алгебры логики получаем, что запрещенными адресами для н щнияявляются адреса, соответствующие ОШ4 OffiS ОШ4 + ОШ5, т.е. соответствующие логической функции (2).

Ill случай: ОШ1; ОШ2, ОШЗ.

В этом случае на контрольных выходах блоков 1 и 2 - сигналы нулевого уровня, на контрольном выходе блока 3 - сигнал Г,вследствие чего закрыты блоки 21, 23 и 24 элементов И, а блоки 20 и 22 элементов И находятся в открытом состоянии, Блок 25 элементов И подготовлен к открытию единичным уровнем сигнала с выхода к блока 3.

Как и в предыдущем случае, в блоках 30-32 сравнения осуществляется сравнение адресов, хранящихся в регистрах 53-55, с текущим адресом.

В случае равенства адресов происходит корректировка на +1 адреса, записанного в счетчике 52, а в случае неравенства адресов данные Д1 и Д2 с информационных выходов блоков 1 и 2 после поступления 3-го ТИ через открытые блоки 20 и 22 элементов И и блоки 39 и 40 элементов ИЛИ поступают на информационные выходы 63 и 64 устрой(7)

ства. В дальнейшем происходит восстановление данных ДЗ с помощью данных, хранящихся в блоках 5 и 6 памяти следующим образом.

5Единичный уровень сигнала с контрольного выхода блока 3 Памяти открывает блоки 16 и 18 элементов И, на информационные входы которых поступают данные Д2 и Д1 с выходов блоков 2 и 1 памяти. С выходов 10 блоков 16 и 18 элементов И данные Д2 и Д1 через блоки 37 и 38 элементов ИЛИ посту- пают на первые информационные входы сумматоров 11 и 12, на вторые информационные входы которых поступают данные

15 (Д2+ДЗ) и (Д1+ДЗ; с выходов блоков 5 и 6 памяти, считанные с последних 4-м ТИ формирователя 13. В сумматоре 11 по сигналу 9 формирователя-13 происходит суммиро- вание слагаемых Д2+(Д2+ДЗ), в результате 20 на его выходе в б-м такте формируется сумма ДЗ. В сумматоре 12 происходит суммирование слагаемых Д1 и (Д1+ДЗ), в результате на его выходе в 6-м такте формируется сумма ДЗ. На выходе блока 29 сравнения фор25 мируется единичный уровень сигнала, который поступает на второй управляющий вход блока 25 элементов И, открывая его. В результате данные ДЗ с выхода сумматора 12 через блоки 25 элементов И и 41 элемен30 тов ИЛИ поступают в 6-м такте на выход 65 устройства.

Таким образом, в случае ОШ1, , ОШЗ восстановление достоверных данных ДЗ возможно лишь при правильной записи

35 данных в блоки 5 и б памяти, т.е. при соблюдении условия

ОШ5 ОШ6...(8),

В противном случае при чтении данных нулевой уровень сигнала с выхода блока 29

40 сравнения (данные в сумматорах 11 и 12 не равны) закроет блок 25 элементов И, вследствие чего данные ДЗ на выходе 65 устройства будут отсутствовать.

Следовательно, в данном случае долж45 ны быть запрещены для чтения ячейки блоков 5 и б памяти, запись данных в которые не удовлетворяют условию (8). Блок анализа достоверности данных в режиме ЗАПИСЬ производит выявление адресов ячеек бло50 ков 5 и 6 памяти, не удовлетворяющих условию (8).

На основании закона инверсии алгебры логики получаем, что запрещенными адресами для чтения являются адреса, соответствующие

55 ОШ5ЮШ6 ОШ5(- ОШ6, т.е. соответствующие логической функции (3). IV случай: СШ1, ОШ2, ОШЗ. В этом случае на контрольных выходах блоков 2 и 3 сигналы нулевого уровня, на контрольном выходе блока 1 - сигнал Г,

вследствие чего закрыты блоки 20, 23 и 25 элементов И, а блоки 22 и 24 элементов И находятся в Открытом состоянии. Блок 21 элементов И подготовлен к открытию единичным уровнем сигнала с выхода к блока 1 памяти. Как и в предыдущем случае, в блоках 30-32 сравнения осуществляется сравнение адресов, хранящихся в регистрах 53-55, с текущим адресом. В случае равенства адресов происходит корректировка на +1 адреса, записанного в счетчике 52, а в случае неравенства адресов данные Д2 и ДЗ с информационных выходов блоков 2 и 3 после поступления 3-го ТИ через открытые блоки 22 и 24 элементов И и блоки 40 и 41 элементов ИЛИ поступают на информационные выходы 64 и 65 устройства,

В дальнейшем происходит восстановление данных Д1 с помощью данных, хранящихся в блоках 4 и 6 памяти, следующим образом

Единичный уровень сигнала с контрольного выхода блока 1 памяти открывает блоки 15и 19 элементов И, на информационные входы которых поступают данные Д2 и ДЗ с выходов блоков 2 и 3 памяти. С выходов блоков 15 и 19 элементов И данные Д2 и ДЗ через блоки 36 и 38 элементов ИЛИ поступают на вторые информационные входы сумматоров 10 и 12, на вторые информационные входы которых поступают данные (Д1+Д2) и (Д1+ДЗ) с выходов блоков 4 и 6 памяти, считанные с последних 4-м ТИ формирователя 13. В сумматорах 10 и 12 по сигналу формирователя 13 происходит суммирование данных Д2+{Д1+Д2) и Д1-КД1+ДЗ) соответственно, в результате на выходах этих сумматоров формируются суммы Д1 и Д1 На выходе блока 27 сравнения формируется единичный уровень сигнала, который поступает на второй управляющий вход блока 21 элементов И, открывая его. В результате данные Д1 с выхода сумматора 10 через блоки 21 элементов И и 39 элементов ИЛИ поступает в 6-м такте на выход 63 устройства.

Таким образом, в случае ОШ1, (ЗШ2,

ОШЗ восстановление достоверных данных Д1 возможно лишь при правильной записи данных в блоки 4 и 6 памяти, т.е при соблюден ии условия ОШ4-6ШБ...

(9)

В противном случае при чтении данных нулевой уровень сигнала с выхода блока 27 сравнения (данные в сумматорах 10 и 12 не равны) закроет блок 21 элементов И, вследствие чего данные Д1 на выходе 63 устройства будут отсутствовать.

Следовательно, в данном случае должны быть запрещены для чтения ячейки блоков 4 и 6 памяти, запись данных в которые

не удовлетворяет условию (9). Блок анализа достоверности данных в режиме ЗАПИСЬ производит выявление адресов ячеек блоков 4 и 6 памяти, не удовлетворяющих условию (9).

На основании закона инверсии алгебры логики получаем, что запрещенными адресами для чтения являются адреса, соответствующие условию ОШ4 ОШб ОШ4 + ОШ6,

0 те соответствующие логической функции

(1).

Таким образом, благодаря введению в устройство блока анализа достоверности данных, в режиме ЗАПИСЬ происходит выявле5 ние адресов ячеек блоков 1-3 памяти, при чтении из которых восстановление достоверных данных не может быть осуществлено. В результате на каждом необращении по запрещенному адресу экономится время с 3-го

0 по 6-й ТИ формирователя 13 управляющих сигналов, что приводит к сокращению временных затрат при чтении данных. Формула изобретения Резервированное запоминающее уст5 ройство, содержащее шесть блоков памяти, адресные входы которых объединены и являются адресными входами устройства, входы записи-чтения с первого по шестой блоков памяти объединэны, соединены с первым уп0 равляющим входом формирователя управляющих сигналов и являются первым управляющим входом устройства, второй управляющий вход формирователя управляющих сигналов - вторым управляющим входом

5 устройства, информационный вход первого блока памяти соединен с первыми входами первого и третьего сумматоров и является первым информационным входом устройства, информационный вход второго блока па0 мяти соединен с первым входом второго и вторым входом первого сумматоров и является вторым информационным входом устройства, информационный вход третьего блока памяти соединен с вторыми входами второ5 го и третьего сумматоров и является третьим информационным входом устройства, первый выход формирователя управляющих сигналов соединен с входами выборки блоков памяти с первого по третий и с управляющими входами

0 сумматоров с первого по третий, выходы которых соединены соответственно с информационными входами блоков памяти с четвертого по шестой, входы выборки которых объединены и подключены к второму выходу формиро5 вателя управляющих сигналов, третий выход которого соединен с управляющими входами сумматоров с четвертого по шестой, первые входы которых соединены соответственно с выходами блоков памяти с четвертого по шестой, а вторые входы - соответственно с

выходами блоков элементов ИЛИ с первого по третий, первый и второй входы которых соединены попарно с выходами блоков элементов И с первого по шестой соответственно, информационный выход первого блока памяти соединен с первыми входами первого, пятого и седьмого блоков элементов И, информационный выход второго блока памяти - с первыми входами второго, третьего и девятого блоков элементов И, информаци- онный выход третьего блока памяти - с первыми входами четвертого, шестого и одиннадцатого блоков элементов И, выход четвертого сумматора соединен с первыми входами первого и второго блоков сравне- ния, с первым входом восьмого блока элементов И, второй вход которого соединен с выходом первого блока сравнения, выход пятого сумматора - с первым входом третьего и вторым входом второго блоков сравне- ния, с первым входом десятого блока элементов И, второй вход которого соединен с выходом второго блока сравнения, выход шестого сумматора подключен к вторым входам первого и третьего блоков срав- нения, к первому входу двенадцатого блока элементов И, второй вход которого соединен с выходом третьего блока сравнения, третьи входы восьмого, десятого и двенадцатого блоков элементов И соединены со- ответственно с контрольным выходом первого блока памяти и вторыми входами второго и шестого блоков элементов И, контрольным выходом второго блока памяти и вторыми входами первого и четвертого блоков элементов И, контрольным выходом третьего блока памяти и вторыми входами третьего и пятого блоков элементов И, контрольные выходы блоков памяти с первого по третий соединены соответственно с входами первого - третьего элементов НЕ, выходы которых подключены соответственно к вторым входам седьмого, девятого и одиннадцатого блоков элементов И, выходы которых соединены соответственно с первыми входами блоков элемен-

тов ИЛИ с четвертого по шестой выходы которых являются соответствующими информационными выходами устройства, выходы восьмого, десятого и двенадцатого блоков элементов И соединены соответственно с вторыми входами блоков элементов ИЛИ с четвертого по шестой, отличающееся тем, что, с целью повышения быстродействия при чтении, в устройство введен блок анализа достоверности данных, содержащий пять элементов ИЛИ, четыре элемента И, счетчик и узел памяти адресов ошибок, контрольные выходы блоков памяти с четвертого по шестой соединены соответственно с первыми входами элементов ИЛИ с первого по третий, вторые входы которых соединены соответственно с контрольными выходами шестого, четвертого и пятого блоков памяти, четвертый выход формирователя управляющих сигналов соединен с первыми входами первого - третьего элементов И, вторые входы которых соединены с первым управляющим входом формирователя управляющих сигналов, пятый и шестой выходы которого соединены с первым и вторым входами четвертого элемента И, третий вход которого соединен с выходом узла памяти адресов ошибок, вход записи которого соединен с выходом четвертого элемента ИЛИ, входы которого соединены с выходами элементов И с первого по третий, третьи и четвертые входы которых соединены соответственно с выходами элементов ИЛИ с первого по третий и с контрольными выходами блоков памяти с первого по третий, выходы четвертого элемента И соединен с первым входом пятого элемента ИЛИ, второй вход которого является третьим управляющим входом устройства, выход пятого элемента ИЛИ подключен к счетному входу счетчика , выходы которого соединены с адресными входами узла памяти адресов ошибок и являются адресными входами устройства.

S9

Фиг. 1

длбканализа достоверности данных

I tiff гой Зй 5ь,и 6rf mai(mi

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств повышенной надежности. Целью изобретения является повышение быстродействия при чтении. Поставленная цель достигается тем, что в устройство, содержащее шесть блоков памяти, шесть сумматоров, двенадцать блоков элементов И, формирователь управляющих сигналов, три элемента НЕ, шесть блоков элементов ИЛИ и три блока сравнения, введен блок анализа достоверности данных, содержащий пять элементов ИЛИ, четыре элемента И, счетчик и узел памяти адресов ошибок, и связи с имевшимися и введенными блоками. 3 ил.

Фаг. 2

вх.59 J

x.SH-S3 j

8x. BO r

8Ш.&ФУС13 вых.дФМК

r кбнтр. дых. 1-3 on 7 контр, вых. 4-60П у

вых.г ФУС13 Вых. 48-МИ, ИЛИ45

Вых.распр. 26

а

вх.59 j 8х. 60 п вых. 20-32Ср j

8ых. П

ФУС13

дых. 51И

ш.б ФУСЯ

инф, вых. 1-30 п контр, вых. 8л. 10П

контр. вь1Х.Јл.20П

контр- дых. 5л. 30п Stix.ff ФУС13

Вых.6л.29сра8н. вых. 5л. 25 И Вых. 63 у-6а 8ых. ff/f. 20 И Вых. 5/1, 22И

Вых. ВЦ у-8а вых. 65 у-ба

JL

//////////Л

Адрес Запуск - Сри8н. адресов

+1; + 1 8 Сч52

05р. к 5л. 1-З по адр. (к+2)

Дан. Д1-ДЗ ОШ1 0}

J

сунн. дан. Sct/ сраВн. дан. 8д Данные ДЗ Данные ДЗ

Данные Jit данные Д2

W/////////////////// Данные Д1 ШЯШШШ аннь1е Фиг. 3-о (реж. Чг)

Адрес

Данные

Запуск

06РкНОПи179 Об Р к 5л. Ь-бОП

сигн. ОШ (1-3)

сиги. ОШ f4-ff) Строб, эл-об48-30

Запуск РИ26 ЗАПадр.8рг53-55

Адрес Запуск - Сри8н. адресов

L

//////////Л

+1; + 1 8 Сч52

05р. к 5л. 1-ЗОП по адр. (к+2)

Дан. Д1-ДЗ ОШ1 0}

J

сунн. дан. Sct/x. 11-12 сраВн. дан. 8дл. 29 ср. Данные ДЗ Данные ДЗ

Данные Jit данные Д2