Умножитель Советский патент 1987 года по МПК G06F7/52 

ного реверсивного счетчика и вычита- теля на коммутатор 7. Использование коммутаторов.4 и 7, элементов ИЛИ 10, одноразрядного сумматора 8-и многоразрядных сумматоров 3 позволило организовать передачу на вход накапливающего сумматора, состоящего из мно горазрядного сумматора 9, в обратную связь которого подсоединен регистр 14, последовательность ряда натураль ных чисел со знаком, определяемым

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для обработки данных, и может быть использовано в системах моделирования с аппаратурно реализацией функций, в устройствах дискретной обработки сигналов, везде где необходимо перемножать, последовательность чисел, квантованных по уровню и по времени.

Цель изобретения - сокращение аппаратурных затрат.

На чертеже изображена функциональная схема умножителя.

Умножитель содержит входы 1 и 2 знаковых разрядов первого и второго сомножителей, первый 3 и второй 3 многооазпядные сумматоры, первый 4 , второй 42 , третий.4з и четвертый 4 коммутаторы, реверсивные счетчики 5j-5., схемы сравнения, пятый

4

, шестой 7,

седьмой 7 и восьмой

Z / коммутаторы, одноразрядный мумма

тор 8, третий многоразрядньй сумматор 9, два элемента 10 и Q ИЛИ, входы 11 и 12 абсолютной величины первого и второго сомножителей, тактовый вход 13, регистр 14,, выход 15 результата.

Устройство работает следующим образом.

Числа в дополнительном коде, умножение которых производится в умножителе ,можно представить как , X и , Y, где X -и Y - знаки чисел,

п/ о

а X и Y - абсолютные величины при

Л л/

или дополнения абсолютных

/Vrv

величин при и .

27093

приращением перемножаемых чисел, вырабатываемых реверсивным счетчиком 5. Использование в контуре реверсивного счетчика схемы сравнения 6 позволило сохранить следящий режим работы устройства. Кроме этого, отсутствие управляемого делителя частоты и делителя частоты позволило получить дополнительный положительный эффект, заключающийся в увеличении быстродействия устройства. 1 ил.

Рассмотрим работу умножителя на примере двух чисел X 1,10 -2 и ,I,, и 3 при представлении ин- . фор мации тремя двоичными разрядами, учитывая и знаковый, В исходном состоянии на входы 1, 2 и 11, 12 поданы нулевые коды, все реверсивные счетчики 5 - 5 сброшены в нуль, регистр 14 также сброшен в нуль (цепи установки в нуль с целью упрощения схемы не показаны), вследствие этого на выходах Больще и Меньше схем 6., - 6 сравнения вырабатываются нули. После этого на вход 1 поступает знак X числа Х., на вход 2 - знак Y числа Yg, на вход 11 - величина X, а на вход 12 - величина Y. При этом на выходе многоразрядного сумматора 3 образуется величина равная Х. -ь Y , которая поступает на вход второго числа схемы 6 сравнения. Схема 6„ сравнения сравнивает значение на выходе реверсивного счетчика 5„ с величиной, равной X + Y 4+ 3 7 , схема 63 сравнения сравнивает знанение на выходе реверсивного счетчика 5,j с величиной Y + , а схема 6 сравнения - значение на выходе реверсивного счетчика 5 с величиной 5, вырабатываемой многоразрядным сумматором 3 . После этого все схемы 6 4 Р ния вырабатывают значение единицы на выходах Больше, которые открьгоают коммутаторы 4 Р поступления импульсов на суммирующие входы реверсивных счетчиков 5 - 5 . Значение единицы на первых выходах схем б., - 3

1327093

6 у сравнения коммутируют на выходы ния, равные S десятичном эквиваленте, коммутаторов 7, - следующие коды: минус единице. На выходе одноразряд000 О-.КОД на выходе коммутатора 7 ;

2

7з;

11-11 1111

0000- -7 .

Если рассмотреть обратный код, по- лученньШ на выходе коммутаторов 7

ного суммат равное сумм с выходов нения и пос разрядного

10.

и второ

и

7, , получаемый инвертированием ну- Ю ветственно.

левого кода с выходов реверсивных счетчиков 5 и 5 как дополнительный код некоторого отрицательного числа, то таким образом на выходе коммутаторов 7 и 7 вьфабатываются значевыхода коммутатора 7 ;

, ;

3

4

4

2 - величина на выходе одноразрядного сумматора 8; О - величина на выходе многовходового многоразрядного сумматора 9.

По переднему фронту синхроимпульса, поступающего с тактового входа 13 на синхровход регистра 14, указанная сумма на выходе сумматора 9 запи- сьшается в регистр 14. После этого по заднему фронту синхроимпульсов, поступающих с входа 13 на суммирующие входы реверсивных счетчиков 5 - 5 , все реверсивные счетчики 5 - 5 устанавливаются в единицу. На этом первый такт работы устройства закончен.

При поступлении новых значений кодов Хо и YO на входы устройства схема работает аналогично. Так, при поступлении на входы новых двух чисел Х 1,11„2и -1,ц,,. и Y j 0,01„2„ 1II дина выходе регистра 14 образуется код искомого произведения X j х X Y -1.

Описанным отслеживанием положительных и отрицательных приращений сомножителей можно довести их до произвольного значения, умещающегося в разрядную сетку умножителя.

Формула изобрете.ния

Умножитель, содержащий генератор импульсов, восемь коммутаторов, четыре реверсивных счетчика, четыре схемы сравнение, три многоразрядных сумматора, причем входы знаковых разрядов первого и второго сомножителей умножителя соединены с первым и вторым информационньми входами первого мно

ного сумматора 8 образуется число,. равное сумме двух единиц, снимаемых с выходов Больше схем 6, и 6 сравнения и поступающих на входы одноразрядного сумматора 8 через первый

10.

и второй 1Oj элементы ИЛИ соотТаким образом, на выходе шести- входового многоразрядного сумматора 9 образуется код числа, равного сум- 15 ме следующих чисел:

;

3

4

го го

25

горазрядного сумматора, входы абсо- лютной величины первого и второго

сомножителей умножителя соединены С первым- и вторым информационными входами второго многоразрядного сумматора, первые выходы первого, второго,

30 третьего и четвертого коммутаторов соединены с суммирующими входами второго, третьего и четвертого счетчиков соответственно, вычитающие входы- которых соединены с вторыми выходами

35 первого, второго, третьего и четвертого коммутаторов соответственно, первые и вторые управляющие входы которых соединены с первыми и.вторыми управляющими входами пятого, шестого,

40 седьмого и восьмого коммутаторов, с выходами Больше и Меньше соответственно первой, второй, третьей и четвертой схем сравнения, входы первых чисел которых соединены с вьпсо-

45 дами первого, второго, третьего и четвертого счетчиков соответственно, выходы первого и второго многоразрядных сумматоров соединены с входами второго числа первой и четвертой схем

50 сравнения соответственно, входы зна-ч кового разряда первого и абсолютной величины второго сомножителей умножителя соединены с соответствующими входами второго числа второй схемы

55 сравнения, вход знакового разряда второго и абсолютной величины первого сомножителей умножителя соединены с соответствующими входами второго числа .третьей схемы сравнения, о т 513270936

личающийся тем, что, с соединен с информационным входом ре- целью сокращения аппаратурных затрат, гистра, выход которого является выхо- в него введены одноразрядный сумма- дом результата умножителя и соеди- тор, два элемента ИЛИ и регистр, при- нен с пятым информационным входом чем тактовый вход умножителя соединен многоразрядного сумматора, шестой. ,с информационными входами первого, информационный вход которого соеди- второго, третьего и четвертого комму- нен с выходом одноразрядного суммато- таторов и тактовым входом регистра, ра, первый и второй информационные выходы первого, второго, третьего и входы которого соединенв с выходами четвертого счетчиков соединены с пря- (О соответственно первого и второго эле- мыми и инверсными информационными ментов ИЛИ, первый и второй входы входами соответственнр пятого, шёсто- первого элемента ИЛИ соединень с вы- го, седьмого и восьмого коммутаторов, ходами Больше и Меньше первой выходы которых соединены с первым, схемы сравнения, выходы Больше и вторым, третьим и четвертым информа- 15 Меньше четвертой схемы сравнения дяонными входами третьего многораз- соединены с первым и вторым входами рядного сумматора, выход которого второго элемента ИЛИ.

Изобретение относится к вычислительной технике и предназначено для- перемножения чисел, квантованных по уровню времени. Известные устройства, решающие указанную задачу, требуют больших аппаратурных затрат. Цель изобретения - сокращение аппаратурных затрат. Поставленная цель достигается заменой п-разрядного управляемого делителя частоты, 2п-разряд 3 сл