Устройство для кодирования аналоговой информации Советский патент 1987 года по МПК H03M7/38 

1

Изобретение относится к автоматике и вычислительной технике и может применяться в системах преобразования и передачи информации.

Цель изобретения - повышение информативности устройства путем увели коэффициента сжатия кодированных данных.

На фиг. 1 изображена блок-схем предлагаемого устройства; на фиг.2 - дельта-модулятор; на фиг. 3 - логический блок; на фиг. А - блок управления; на фиг. 5 - пример реализации третьего реверсивного счетчика; на фиг. 6 - временные диграммы работы устройства.

Устройство для кодирования аналоговой информации содержит дельта-модулятор 1, первый 2 и второй 3 логические блоки, блоки 4 управления, первый 5, второй 6 и третий 7 реверсивные счетчики, первый 8 и второй 9 блоки сравнения, регистр 10 и триггер 11. На блок-схеме (фиг. 1) обозначены также информационный вход 12, установочные входы 13 и выходы 14 устройства .

Дельта-модулятор 1 идентичен дельта-модулятору устройства-прототипа и включает в себя (фиг. 2) компаратор 15, генератор 16 импульсов, квантователь 17, реверсивный счетчик 18, цифроаналоговый преобразователь (ЦА11) 19 и регистр 20. На фиг. 2 обозначены также первый 21 и второй 22 выходы дельта-модулятора 1.

Логиче-ские блоки 2 и 3 имеют одинаковое выполнение (фиг. З) и включают в себя каждый элемент ИЛИ 23, первый 2А и второй 25 элементы И. На фиг. 3 обозначены первый 26, второй 27, третий 28 и четвертый 29 входы, первый 30 и второй 31 выходы.

Блок 4 управления выполнен (фиг.4 на первом - третьем одновибраторах 32-34, триггере 35, первом - пятом элементах 36-40 задержки, первом и втором элементах ИЛИ 41, 42, первом - третьем элементах И 43-45 и элементе 46 ЗАПРЕТ, на фиг. 4 обозначены 50 (фиг. 6г). Положительным перепадом первый - пятый входы 47-51 и первый - напряжения с выхода триггера 11, по- девятый выходы 52-60 блока.

Третий реверсивный счетчик 7 может быть выполнен в соответствии с фиг. 5. Каждый из разрядов 61-65 счетчика включает в себя триггер 66 и первьй элемент ИЛИ 67, а старший разряд 65 - второй 68 и третий 69 элементы ИЛИ. Каждый (кроме младшенапряжения с выхода триггера ступающим на третий вход 49 блока 4 управления, запускается второй одно- вибратор 33 этого блока, формирующий 55 импульс (фиг. 6д), который с выхода 55 блока 4 управления поступает на управляющий вход дельта-модулятора 1 и на установочный вход 73 третьего счетчика 7.

10

15

3380742

го) из разрядов 62-65 включает также первый 70 и второй 71 элементы И. На фиг. 5 обозначены вход 72 обнуления, установочный вход 73, первый 74 и

второй 75 суммирующие входы, первый 76 и второй 77 вычитающие входы. Такое выполнение счетчика 7 обеспечивает суммирование и вычитание не только как в обычном реверсивном счетчике, но и (при необходимости) отдельно в трех старших разрядах.

Устройство дпя кодирования аналоговой информации работает следующим образом.

В исходном состоянии триггер 1 1 , первый, второй и третий реверсивные счетчики 5-7, а также реверсивный счетчик 18 дельта-модулятора 1 находятся в нулевом состоянии. Цепи начального обнуления не показаны. Весь процесс функционирования состоит из двух режимов - режима начальной отработки (интервал на фиг. 6) и режима слежения t t°. На участке начальной обработки на суммирующий вход реверсивного счетчика 18 поступают импульсы с первого выхода квантователя 17, в результате чего на выходе цифроаналогового преобразователя 19 формируется ступенчато нарастающий сигнал x(t) (фиг. 6а). На первом выходе 21 дельта-модулятора 1 формируется последовательность импульсов (фиг. 66). В режиме началь35 ной отработки первый - третий реверсивные Счетчики 5-7 остаются в нулевых состояниях.

20

25

30

Процесс увеличения кода, записанного в реверсивном счетчике 18, продолжается до момента появления пер- вого импульса на втором выходе квантователя 17 (фиг. 6в1, соответствующего первому отрицательному пере- паду функции x(t) (момент времени t° на фиг. 6). Этот импульс с второго выхода 22 дельта-модулятора 1 поступает на Б-вход триггера 11, переводя его в единичное состояние

(фиг. 6г). Положительным перепадом напряжения с выхода триггера 11, по-

напряжения с выхода триггера ступающим на третий вход 49 блока 4 управления, запускается второй одно- вибратор 33 этого блока, формирующий импульс (фиг. 6д), который с выхода 55 блока 4 управления поступает на управляющий вход дельта-модулятора 1 и на установочный вход 73 третьего счетчика 7.

10

15

модулятора 1 фиксируется код числа, содержащегося в реверсивном счетчике 18. Полученный код с выходов регистра 20 дельта-модулятора 1 поступает на выходную шину 14 устройства. Одновременно в третий реверсивный счетчик 7 заносится код отрицательного значения допустимой ошибки представления (апертуры) - h. Отрицательные числа представляются в третьем реверсивном счетчике 7 в дополнительном коде. Величина апертуры выбирается равной целой степени числа два, т.е. равна 2 дискрет, где m - целое число. При этом разрядность п первого 5 и второго 6 реверсивных счетчиков должна равняться n m-t-2, а третьего реверсивного счетчика 7 - п+1. При этом на входе 13 устанавливается код удвоенной величины апертуры, т.е. код числа Дополнительный код апертуры записывается в реверсивном счетчике 7 путем перевода триггеров 66 в единичное состояние сигналом, подаваемым на вход 73. Начиная с этого момента, устройство работает в следящем режиме и обеспечивает кодирование разностей между ординатами отрезков ступенчатого полинома, близкого к полиному наилучшего равномерного приближения входного сигнала x(t). В соответствии с Теоремой Чебышева ординаты отрезков наилучшего приближения x(t)

35

t, поступает через открытый элемент И 24 первого логического блока 2 на суммирующий вход первого реверсивно- го счетчика 5. Если же в момент t появляется импульс на втором выходе 22 дельта-модулятора 1, то через открытый элемент И 24 второго логического блока 3 он поступает на сумми- вход второго реверсивного счетчика 6. Одновременно эти импульсы через открытые второй 44 и второй 45 элементы И блока 4 управления поступают ла первый суммирующий или на первый вычитающий входы третьего реверсивного счетчика 7. Обозначим логические переменные, соответствую01ие появлению импульсов на втором выходе 22 дельта-модулятора 1 через Ъ , а на первом выходе 21 - через Б .. Тогда процесс формирования текущего значения числа в первом реверсивном счетчике 5, можно представить рекуррентным выражением вида:

20

25

jMaff

N5 I.b;-bUa va v...va) , (2

-

30

должны удовлетворять на интервалах аппроксимации t % t;, условию:

а во втором реверсивном счетчике 6 - в виде:

)М«КС

L b ;-b -(a /a v...va j . (3)

В этих выражениях а и а - сосх( х(о) x(t)-h, , . t е t , г J

- 1 1-Ч J

тояния триггеров k-x разрядов первого 5 и второго 6 реверсивных счетчиков соответственно.

Аналогичное выражение для тре- Нижний индекс i в обозначении мо- 40 тьего реверсивного счетчика 7 записы- ментов времени t указывает на номер вается в виде: интервала аппроксимации, а верхний

индекс ,1 - на порядковый номер очеред- ,, /г, ,„ о т V Л , /,

т, m N, ib.b Vb-Ъ J2 (-11+/ (-1) (4) ного импульса на выходах /1 или 22 д , - / . /

дельта-модулятора 1 на данном интер- 45 вале аппроксимации t ; , t;. Определение моментов окончания интервалов аппроксимации осуществляется с помощью реверсивных счетчиков 5 и б, а

-(

В момент времени, когда код в одном из реверсивных счетчиков 5 или 6 становится равен пороговому коду, на выходе соответствующего блока 8

кодирование разностей между значени- 50 или 9 сравнения формируется импульс,

который поступает на четвертый 50 или пятый 51 входы блока 4 управления соответственно. При этом блок 4 управления при условии Ь, Ь , 55 1, формирует импульс коррекции кода в реверсивном счетчике 7, который рог о логических блоков 2 и 3, открыва- появляется на выходе 57, если Т°-О ет по одному из входов элемента И 24, (фиг. бе), и на выходе 59, если 25. Очередной импульс с выхода 21 (фиг. 6ж). В первом случае в соотпетями ординат отрезков полинома на данном и предыдущем интервалах аппроксимации обеспечивается третьим реверсивным счетчиком 7. Единичный потенциал с выхода триггера 11, подаваемый на входы 28 первого и вто

t, поступает через открытый элемент И 24 первого логического блока 2 на суммирующий вход первого реверсивно- го счетчика 5. Если же в момент t появляется импульс на втором выходе 22 дельта-модулятора 1, то через открытый элемент И 24 второго логического блока 3 он поступает на сумми- вход второго реверсивного счетчика 6. Одновременно эти импульсы через открытые второй 44 и второй 45 элементы И блока 4 управления поступают ла первый суммирующий или на первый вычитающий входы третьего реверсивного счетчика 7. Обозначим логические переменные, соответствую01ие появлению импульсов на втором выходе 22 дельта-модулятора 1 через Ъ , а на первом выходе 21 - через Б .. Тогда процесс формирования текущего значения числа в первом реверсивном счетчике 5, можно представить рекуррентным выражением вида:

jMaff

N5 I.b;-bUa va v...va) , (2

-

а во втором реверсивном счетчике 6 - в виде:

)М«КС

L b ;-b -(a /a v...va j . (3)

В этих выражениях а и а - сосния триггеров k-x разрядов перво5 и второго 6 реверсивных счетчи соответственно.

/ -

-(

В момент времени, когда код в одном из реверсивных счетчиков 5 или 6 становится равен пороговому коду, на выходе соответствующего блока 8

ствии с выражением (А) число в третьем реверсивном счетчике 7 увеличиmt-i

вается на / единиц, а во втором - уменьшается на 2 .

Увеличение кода производится путем подачи импульса с выхода 57 блока А управления на второй суммирующий вход 75 третьего реверсивного счетчика 7, При вычитании импульс с выхода 59 блока 4 управления подается на второй вычитающий вход 77 счетчика 7.

Для запоминания и хранения на интервале аппроксимации значения переменной Ъ, используется тригтер 35 блока 4 управления. После коррекции с задержкой, достаточной для изменения кода в реверсивном счетчике 7, на выходе 60 блока 4 управления появляется импульс, которым в регистре 10 фиксируется очередное значение разностного кода, поступающего на выходы 14 (фиг. 6з). Одновременно импульсами с выходов 52 и 53 блока 4 управления обнуляются реверсивные счетчики 5 и 6, а в триггер 35 заносится значение переменной ...

Затем со сдвигом во времени, опреде ляемым постоянной времени пятого элемента 40 задержки, на выходе 54 блока 4 управления появляется импульс, которым обнуляется третий реверсивный счетчик 7. Далее весь процесс повторяется.

Рассмотрим для примера работу уст ройства, когда допустимая ошибка приближения выбрана равной двум дискретам. В этом случае разрядность первого 5 и второго 6 реверсивных счетчиков должна равняться трем, а разрядность третьего реверсивного счетчика 7 - четырем. Па установочны входь 13 подается код числа 4. Данный пример поясняется диаграммой на фиг. 6. Начальный код, устанавлива- емый в третьем реверсивном счетчике 7 в момент t,, равен 011 i. Здесь младший разряд кода записан слева. Старший разряд кода указывает на знак числа, содержащегося в счетчике 7. Он равен единице, если число отрцательное, и нулю, если - положительное. Импульсы с выхода 21 дельта-модулятора 1 в моменты времени t , t , t, соответствующие положительным Перепадам ступенчатой функции x(t) поступают на суммирующий вход первого реверсивного счетчика 5, увеличивая каждый раз его содержимое на еди

10

15

30

380746

ницу. Одновременно происходит увеличение числа, записанного в третьем реверсивном счетчике 7. При этом второй реверсинньо счетчик 6 остается 5 в нулевом состоянии, так как элементы И 24 и 25 логического блока 3 закрыты.

Изменение чисел в реверсивных счетчиках 5-7 в процессе работы устройства показаны в таблице, где приведены также Текущие значения кода в третьем реверсивном счетчике 7 и выходной код устройства, формируемый после окончания очередного интервала аппроксимации.

Таким образом, предлагаемое устройство осуществляет адаптивную дискретизацию входного сигнала с использованием алгоритма сжатия данных на основе интерполятора нулевого порядка и кодированием разностей между ординатами отрезков, близких к отрезкам наилучшего равномерного приближения. По сравнению с методом сжатия, реализованном в прототипе, алгоритм обеспечивает для широкого класса процессов в 3-5 раз более высокие коэффициенты сжатия данных, обеспечивая значительное сокращение объемов формируемых сообщений, что позволяет более эффективно использовать пропускную способность каналов передачи информации, уменьшить обьемы памяти регистрирующих и запоминаюш 1х устройств.

0

25

Формула изобретения

1.Устройство для кодирования аналоговой информации, содержащее дельта- модулятор, первый выход которого соединен с первым входом первого логического блока, первый выход которого подключен к входу суммирования первого реверсивного счетчика, выходь которого соединены с первыми входами первого блока сравнения, второй выход дельта-модулятора соединен с вторым входом первого логического блока, Е-входом триггера и первым входом второго логического блока, второй вход которого подключен к первому выходу дельта-модулятора, выход триггера соединен с третьими входами первого и второго логических блоков, первый вход дельта-модулятора является информационным входрм устройства, вторые входы первого блока сравнения являются установочными входами устройства, третьи выходы дель7

10

та-модулятора являются выходами устройства, отличают, ееся тем, что, с целью повышения информативности устройства, в него введены регистр, второй блок сравнения, второй и третий реверсивные счетчики и блок управления, первый и второй выходы которого соедине}1ы с входами обнуления соответствующих-реверсивных счетчиков, четвертые входы и второй выход первого логического блока подключены соответственно к выходам и вычитающему входу первого реверсивного счетчика, первый и второй 15 выходь второго логического блока соединены соответственно с суммирующим и вычитающим входами второго реверсивного счетчика, выходы которого подключены к соответстБуюш1ИМ четвертым 20 входам второго логического блока и первым входам второго блока сравнения, вторые входы которого подключены к соответствующим установочным входам устройства, первый, второй и третий 25 входы блока управления подключены соответственно к первому и второму выходам дельта-модулятора и выходу триггера, выходы первого и второго

вторым входами логического блока,вто рой вход первого и третий .вход второ го элементов И объединены и являются третьим входом логического блока, входы элемента ИЛИ являются четверть ми входами логического блока, выходы первого и второго элементов И являют ся соответствующими выходами логического блока.

3, Устройство по п. 1, отличающееся тем, что блок управления выполнен на триггере, элементах задержки, элементах ИЛИ, эле- ментаз И, элементе ЗАПРЕТ и одновиб- раторах, выход первого одновибратора соединен с входами первого и второго элементов задержки, выход первого элемента задержки подключен к первым входам первого и второго элементов 1-ШИ, выход второго элемента задержки соединен с первым входом первого элемента И, выход второго одновибратора подключен к второму входу первого элемента ИЛИ, выход которого соединен с R-входом триггера, выход которого подключен к второму входу первого элемента И и запрещающему входу элемента ЗАПРЕТ, выход третьего од35

40

блоков сравнения соединены соответст-зо вибратора соединен с входами тре- венно с четвертым и пятым входами и четвертого элементов задерж- блока управления, третий выход которого соедш ен с входом обнуления третьего реверсивного счетчика, четвертый выход блока управления подключен к установочному входу третьего реверсивного счетчика и управляющему входу дельта-модулятора, пятый - восьмой выходы блока управления соединены соответствен}1о с первым и вторым суммирующими и первым и вторым вычитающими входами третьего реверсивного счетчика, Bbixo/ijai которого подключены к информапионньгм входам регистра, девятый выход блока управления соединен с управляющим входом регистра, ВЫХОД1.1 которого подключены к выходам устройства.

.. YcTpoiiCTBO по п. 1, отличающееся тем, что логический блок выполнен на первом и втором элементах И и элементе ИЛИ, выход которого соединен с первым входом второго элемента И, первый вход первого и второй вход второго элементов И являются соответственно первым и

45

50

55

подключен к Б-входу триггера и второму входу второго элемента ИЛИ, выход которого соединен с входом пятого элемента задержки, выход четвертого элемента задержки соединен с разрешающим входом элемента ЗАПРЕТ, первые входы второго и третьего элементов И являются cootBeTcTBeHHo первым и вторьпи входами блока управления, вторые входы второго и третьего элементов И объединены с входом второго одновибратора и являются третьим, входом блока управления, входы первого и третьего одновибраторов являются соответственно четвертым и пятым входами блока управления, выходы первого, третьего и пятого элементов задержки, выход второго одновибратора, выход второго элемента И, выход элемента ЗАПРЕТ, выходы третьего и первого элементов И и выход второго элемента ИЛИ являются соответственно первым - девятым выходами блока управления.

10

1520, 25 3807А

вторым входами логического блока,второй вход первого и третий .вход второго элементов И объединены и являются третьим входом логического блока, входы элемента ИЛИ являются четверть - ми входами логического блока, выходы первого и второго элементов И являются соответствующими выходами логического блока.

3, Устройство по п. 1, отличающееся тем, что блок управления выполнен на триггере, элементах задержки, элементах ИЛИ, эле- ментаз И, элементе ЗАПРЕТ и одновиб- раторах, выход первого одновибратора соединен с входами первого и второго элементов задержки, выход первого элемента задержки подключен к первым входам первого и второго элементов 1-ШИ, выход второго элемента задержки соединен с первым входом первого элемента И, выход второго одновибратора подключен к второму входу первого элемента ИЛИ, выход которого соединен с R-входом триггера, выход которого подключен к второму входу первого элемента И и запрещающему входу элемента ЗАПРЕТ, выход третьего од

вибратора соединен с входами тре- и четвертого элементов задерж-

подключен к Б-входу триггера и второму входу второго элемента ИЛИ, выход которого соединен с входом пятого элемента задержки, выход четвертого элемента задержки соединен с разрешающим входом элемента ЗАПРЕТ, первые входы второго и третьего элементов И являются cootBeTcTBeHHo первым и вторьпи входами блока управления, вторые входы второго и третьего элементов И объединены с входом второго одновибратора и являются третьим, входом блока управления, входы первого и третьего одновибраторов являются соответственно четвертым и пятым входами блока управления, выходы первого, третьего и пятого элементов задержки, выход второго одновибратора, выход второго элемента И, выход элемента ЗАПРЕТ, выходы третьего и первого элементов И и выход второго элемента ИЛИ являются соответственно первым - девятым выходами блока управления.

Фиг,3

К 55

48

Изобретение относится к автоматике и вычислительной технике. Его /7 оиспользование в системах преобразования и передачи информации позволяет повысить информативность устройства. Устройство для кодирования аналоговой информации содержит дельта-модулятор 1, логические блоки 2, 3, ревер- сивный счетчик 5, блок 8 сравнения и триггер 11. Благодаря введению реверсивных счетчиков 6, 7, блока 4 уп равления, блока 9 сравнения и регистра 10 в устройстве осуществляется адаптивная дискретизация входного сигнала, близкая к оптимальной, обеспечивающая более высокий коэффициент сжатия данных. 2 -з.п. ф-лы, 6 ил. ./4 § (Л 00 00 о 4;