Устройство для адресации памяти Советский патент 1987 года по МПК G06F12/00 

Изобретение относится к вычисли- тельной технике, может быть применено для адресации блоков памяти в ЦВМ и является усовершенствованием устройства по авт.св. № 1298755.

Целью изобретения является расширение области применения за счет управления организацией памяти.

На чертеже представлена структурная схема устройства.

Устройство содержит группу 1 переключателей, группу 2 сумматоров, группу 3 элементов сравнения, группу 4 блоков памяти, группу 5 дешифраторов, группу коммутаторов 6.

Устройство работает следующим образом.

После того как на выходах всех су мматоров 2, соответствующих неотключенным блокам 4 памяти, устанавливается непрерывное поле адресов системы памяти, устройство начинает работать в основном режиме выборки блока 4 памяти.

Если сигнал изменения организации (структуры) памяти системы отсутствует,-то устройство работает без изменений, т.е. при обращении к памяти элементы 3 сравнения осуществляют сравнение адресов, поступающих с выходов сумматоров 2 и с адресных шин. В случае совпадения адреса на втором выходе i-ro сумматора 2 с поступивши адресом с входа текущего адреса системы памяти на i-M элементе 3 сравнения появляется сигнал, когорьш поступает на управляющий вход t-ro блока памяти, т.е. обращение происходит к i-му блоку 4 памяти. Входная и выходная информации с выхода i-ro блока 4 памяти проходят по одному информационному каналу системы памяти.

После прихода сигнала изменения организации (структуры) памяти он подается на управляющие входы дешифраторов 5 и на вторые управляющие входы элементов сравнения группы 3, подготавливая дешифраторы к работе и отключая три младших разряда, идущих на первый информационный вход элементов сравнения группы 3 с выходов соответствующих сумматоров 2, Тогда в режиме выборки блока 4 памят сравнение адресов, поступающих с выходов соответствующих сумматоров 2 и с адресных шин, производится без тре младших разрядов, т.е. только по неотключенным старшим разрядам. В слу

5

0

чае совпадения на выходах 1-го, (i+1)-ro...(1 + 7)-го элементов 3 сравнения группы появляются сигналы, которые поступают на управляющие входы соответствующих блоков 4 памяти.

Таким образом, обращение происходит одновременно к восьми блокам 4 памяти. Кроме того, сигналы с выходов выбранных элементов 3 сравнения группы появляются на вторых управляющих входах соответствующих дешифраторов и разрешают провести дешифрацию неполного младшего адреса, приходящего на информационные входы дешифраторов 5 группы с трех младших разрядов выходов соответствующих сумматоров 2.

На одном из восьми дешифраторов 5 группы появляются сигналы, которые поступают на соответствующие этим дешифраторам элементы коммутации и открывают их, замыкая выходы восьми выбранных блоков памяти с одним из 5 восьми информационных каналов, при этом выход i-ro блока 4 памяти, имеющий на трех младших разрядах i-ro сумматора 2 адрес 000, соединен с первым информационным каналом, выход (i+1)-ro блока 4 памяти, имеющий адрес Трех младших разрядов (i+1)-ro сумматора 001 соединен с вторым информационным каналом и т.д. Выход восьмого выбранного блока 4 памяти, имеющего адрес трех млади1их разрядов выхода соответствующего сумматора 2 111, соединен с восьмым информационным каналом внешней вычислительной системы.

Таким образом, в момент выборки блоков 4 памяти обращение происходит не к одному i-му блоку 4 памяти, а сразу к восьми блокам памяти, выходы которых соединяются не с одним, а с восемью информационными каналами вы0

5

0

5

числительной системы.

Формула из обре тения Устройство для .адресации памяти по авт.св. № 1298755, отличающееся тем, что, с целью расширения области применения.устройства за счет возможности реконфигурации памяти, в него введены группа дешифраторов и группа блоков коммутаторов, причем первые входы дешифраторов группы соединены с входами блокировки младших разрядов соответствующих элементов сравнения группы и с входом сигнала

1355977

реконфигурации памяти устройства,блоков коммутаторов группы, вторые

вторые, третьи входы дешифратороввходы и выходы которых соединены согруппы соединены соответственно с вы-ответственно с входом устройства для

ходами элементов сравнения группы иподключения выхода данных блока памяс выходами трех младших разрядов сум- ти и с выходом устройства для подматоров группы, выходы дешифраторовключения внешних информационных кагруппы соединены с первыми входаминалов.

Изобретение относится к области вычислительной техники и может быть использовано для адресации блоков памяти в ЦВМ. Целью изобретения является расширение области применения за счет управления организацией памяти. Устройство содержит группу 1 переключателей, группу 2 сумматоров, группу 3 элементов сравнения, группу 4 блоков памяти, группу 5 дешифраторов, группу 6 коммутаторов. Устройство имеет возможность организации переменной разрядности памяти при соответствующем изменении ее емкости. 1 ил. с V Coe/vcr/r e/r /ffrrt/p TrfrjfuftMt aafyec yCfn/fff Jf fo (Л с: со ел СЛ СО VI Xvfu/ ae atffmfMdif ffOUO/ N)