Цифровой синтезатор частот Советский патент 1988 года по МПК H03B19/00 

о: Г)

СлЭ

с шагом ir/2N, На выходе блока 6 формируются коды, соответствующие значениям sin °в 1-м попупериоде. Чтобы получить двоично-коди1юванные значения sin 2-го полупериода, код с блока 6 поступает на вход преобразователя 8 кода, в за- висимости от состояния делителя 7 частоты либо прямо пропускает код на свой выход, либо преобразует его в

дополнительный код. Сигнал с выхода делителя 7 поступает также на вход старшего (знакового) разряда ЦЛП 9, к-рый синхронно с преобразователем 8 изменяет прямой код на дополнительный. На выходе ЦАП 9 формируется аналоговый ступенчатый сигналу поступает на фильтр 10 нижних частот, и с его выхода снимается синусоидальный сигнал требуемой частоты, 1 ил.

Изобретение м.б. использовано в прецизионных сигнал-генераторах. Для расширения диапазона и точности установки выходньк частот введены сумматор 11 кодов, вычитатели 12 и 18 кодов, коммутатор 13, регистр 14 памяти, D-триггеры 15 и 16, эл-т 17 задержки. Код с выхода преобразователя 5 кода поступает на блок 6 памяти, где хранятся oичпo-кoдиpo- ванные значения sin за 1/4 периода

I - ,

Изобретение относится к радиотехнике и может быть использовано в пре- цизионных сигнал-генераторах.

Цель изобретения - расширение диапазона и точности установки выходных частот.

На чертеже представлена структурная электрическая схема цифрового синтезатора частот.

Цифровой синтезатор частот содер- жит блок 1 установки кода частоты, генератор 2 опорной частоты (ГОЧ), накашшвашций сумматор (НС) 3, первый делитель 4 частоты на два, первый пре образователь 5 кода, блок 6 памяти, второй делитель 7 частот на два, второй преобразователь 8 кода, цифро- аналоговый преобразователь 9. фильтр 10 нижних частот, cyroiaTop 11 кодов, первый вычитатель 12 кодо) коммутатор 13, регистр 14 памяти, первый D-триг- гер 15, второй D-триггер 16, элемент 17 задержки, второй вычитатель 18 ко

дов.

Цифровой синтезатор частот работает следухщим образом.

В НСЗ по второму кодовому входу задается код емкости НСЗ, а на первый кодовый вход НСЗ подан код числа с выхода блока 1 установки. Если пред- ,положим, что в начальный момент регистр 14 находился в нулевом состоянии, тогда на выходе сумматора кодов 11 появится двоичный код .(Соответствующий числу L в . Первый вычи- татель 12 выполняет дей(;твие над кодами и на его выходе получаем двоичный код N-KO, который поступает на вход Минус второго вычитателя 18, на вход Плюс которого поступает код

.

5

0 5

5

5 0

суммы L + Кр. Сумма L + К, на выходе сумматора кодов 11 и разность L - N на выходе второго вычитателя 18 формируются параллельно. Сигнал переноса с выхода переноса второго вычитателя 18 через первый D-триггер 15, который пропускает его на выход лишь через время, отведенное -на срабатывание сумматора 11 кодов и второго вычитателя 18 и определяемое элемен- |Том 17 задержки, поступает на вход управления коммутатором 13, который пропускает на свой выход двоичный код, соответствунщий числу К .

Импульсы с ГОЧ 2 предустанавлива-; ют первый D-триггер в начале каждого такта работ цифрового синтезатора частот. Двоичный код числа К так же, как и сигнал управления с выхода первого D-триггера 15, следуняцим тактом записывается в регистр 14 и второй D-триггер 16. Двоичный код числа F - К,, с информационных выходов ре- ,гистра 14 поступает на первый вход сумматора 11 кодов, где складывается с числом К о и на его выходе формируется код числа LO 2 К„ и, если L f N, то далее все происходит как описано. Если на выходе сумматора кодов 11 появляется код числа L 7 N, на выходе сигнала переноса второго вычитателя 18 появляется сигнал, который через первый D-триггер 15 переключает коммутатор 13 и на вход регистра 14 поступает код L - N, который со следующим тактовым импульсом пос ту- пает на выход регистра 14 и на вход сумматора 11 кодов.. Таким образом, до тех пор, пока L i N, НСЗ.работает как обычный накапливающий сумматор и ,

лишь при L N меняется режим работы имировать прецизнонньш синусоидальный на выход НСЗ поступает разность ко-сигнал в широком диапазоне частот. дов L - N, что обеспечивает отсутствие разрывов фазы у формируемого сиг-Формула изобретения нала.Цифровой синтезатор частот, содерИспользование сигнала переноса сжащий последовательно соединенные

выхода второго D-триггера 16 для фор-блок установки кода частотьо и накапмирования сигналов управления первымливающий сумматор, последовательно

преобразователем 5 кода и вторымю соединенные первый преобразователь

преобразователем 8 кода позволяет вкода, блок памяти, второй преобразовачетыре раза уменьшить емкость НСЗ.тель кода, цифроаналоговый преобразоНа информационном выходе НСЗ форми-ватель и фильтр нижних частот, а таруется код фазы синусоиды, тогда вкже генератор опорной частоты и.попервом квадранте от О до ff/Z. Чтобы15 следовательно Соединенные первый де-

получить код фазы синусоцды второголитель частоты на два и второй деликвадранта от /2 до , код с выходатель частоты на два, выход генератоНСЗ поступает на вход первого преоб-ра опорной частоты соединен с такторазователя 5 кода, который при фор-вым входом накапливающего сумматора,

мировании кода фазы в первом квадран-2о вьпсод переноса которого подключен к

те пропускает код F с выхода НСЗ безвход5 - первого делителя частоты на

преобразования на свой выходу а придва, выход которого соединен с упраформировалии кода фазы второго квад-. вляющим входом первого преобразоватеранта работает как вычитатель и наля кода, при этом управляющий вход

его выходе формируется код числа N -25 второго преобразователя кода объедиF, для чего на его второй вход поданнен с управляющим входом цифроаналокод числа N + 1. Квадрант, в которомгового преобразователя и подключен к

работает первый преобразователь 5 ко-выходу второго делителя частоты на

да, задается сигналом с выхода пер- два, а кодовьм выход накаши-шающего

вого делителя 4. Код F с выхода пер- Q сумматора подключен к кодовому входу

вого преобразователя 5 кода поступа-первого преобразователя кода, о т ет на вход блока 6 памяти, где хра-личающийся тем, что, с

нятся двоично-кодированные значенияцелью расширения диапазона и точности

синуса за четверть периода с шагомустановки выходных частот, накапли(T/ZN и на выходе блока 6 памяти фор-, вающий сумматор содержит последовамируются коды, соответствзтощие значе-тельно соединенные су шатор кодов,

ниям синуса в первом полупериоде.коммутатор и регистр памяти, послеЧтобы получить двоично-кодирован-довательно соединенные первый вычи- ные значения синуса второго полупери-татель кодов, второй вычитатель ко- ода, код с выхода блока 6 памяти . дов, первьй D-триггер и второй D- тупает на вход второго преобразова-триггер, а также элемент задержки, теля 8 кода, который в зависимости отвход которого объединен с 8 входом состояния второго делителя 7 частотыпервого D-триггера, С-входом второго либо прямо пропускает код на свой вы-D-триггера и С-входом регистра памя- ход, либо преобразует его в дополни-ти и является тактовьпч входом накап- тельный код. Сигнал с выхода второголивающего сумматора, выход элемента делителя 7 частоты поступает .также задержки подключен к С-входу первого на вход старшего (Знакового) разрядаП-триггера, вход Минус первого вы- ЦАП 9, который синхронно с вторымчитателя кодов подключен к первому преобразователем 8 кода изменяет пря-входу сумматора кодов, вход Плюс мой код на дополнительный. На выходе второго вычитателя кодов объединен ЦАП 9 формируется аналоговый ступен-с вторым входом сумматора кодов, чатый сигнал, который поступает наи соединен с выходом регистра памя- вход фильтра 10, и с его выхода сии-ти, кодовый выход второго вычитателя мается синусоидальный сигнал требуе-кодов подключен к второму входу коммой частоты. мутатора, управляющий вход которого

Таким образом, цифровой синтезаторсоединен с выходом первого D-тригчастот обеспечивает не только точнуюгера, при этом выход второго D-тригустановку частоты, но и позволяет фор-гера является выходом переноса на513943936

капливающего сумматора, а выход реги- ля кодов являются соответственно костра памяти, первый вход сумматора довым выходом, первым и вторым кодо- кодов н вход Плюс первого вычитате- выми входами накапливающего сумматора.