Устройство для формирования сигнала прерывания при отладке программ Советский патент 1988 года по МПК G06F11/28 

00

со со to to

вующих в сравнении информационных разрядов в соответствии с заданной информацией маски, регистр 11 режима работы, первый и второй регистры 12 и 13 маски, блок 14 сравнения, регистр 15 начального адреса, регистр 16 информации. По сравнению с известным предлагаемое устройство обеспечивает повышение производительности процесса отладки программ, работай- щих в системах реального времени, за

7922

счет введения первого и второго регистров маски, регистра информации, блока маскирования, временного селектора, триггера условий, что обеспечивает возможность выделить проверяемую программу, которая является небольшим фрагментом в сложном комплексе программ, работающих в режиме реального времени, и проверить ход процессов по заданным признакам, 1 ил.

Изобретение относится к вычислительной технике и. может быть использовано в устройстве управления специализированной ЭВМ для обеспечения отладки программ. Цель - повышение быстродействия. Устройство содержит триггер 1 прерываний, фиксирующий наличие в проверяемой программе заданных признаков согласно выбранному режиму работы, первый - четвертый 31лементы И 2,4,8 и 9, триггер 3 условия, фиксирующий информацию 06условии нахождения адреса в заданной области, коммутатор 5, временной селектор 6 (второй коммутатор), блок 7буферных регистров, предназначенный для хранения шестнадцати последних адресов выполненных команд до момента прерывания, блок 10 маскирования, ограничивающий количество участг (О

Изобретение относится к вычислите Тьной технике и может быть исполь- -jGEiano в устройстве управления спе- 1 1ализкрованной ЭВМ для обеспечения отладки программ.

Цель изобретения - повышение быстродействия.

На чертеже представлена схема устройства.

Устройство для формирования сигна па прерывания при отладке программ содержит триггер 1 прерываний, первый элемент И 2, триггер 3 условия, второй элемент И 4, первый 5 и второй 6 коммутаторы, блок 7 буферных регистров, третий 8 и четвертый 9 элементы И, блок 10 маскирования, регистр 11 режима работы, первый 12 и второй 13 регистр маски, блок 14 сравнения, регистр 15 начального адреса, регистр 16 информации, тактовый 17 и установочный 18 входы, выход 19 прерьюаний, вход 20 признака блокировки, информационный выход 21, вход 22 признака чтения, вход 23 обращения записи, вход 24 признаков условного или безусловного перехода, вход 25 выбора адреса операнда, вход 26 признака адреса команды, первый 27 и второй 28 входы выбора условия, вход 29 признака записи устройств информационный вход 30, первый 31 и второй 32 вхбды признака выбора обращения.

Устройство работает следующим образом.

Возможны четыре режима работы устройства. Номер режима хранится в четырехразрядном регистре 11 режима

5

0

0

5

0

5

работы, имеющем как прямые, так и инверсные информационные выходы. Каждому разряду регистра соответствует определенный режим работы устройства. Выбранный режим работы определяется наличием единицы в соответствующем разряде регистра.

В режиме I устройство обеспечивает формирование сигнала прерывания при попадании на заданный адрес команды или в заданную область адресов программы (единица в нулевом разряде регистра).

В режиме II устройство обеспечивает формирование сигнала прерывания при выполнении в заданной дблас- ти программы команд условного или безусловного переходов в заданную, (запрещенную) область адресов (единица 6 первом разряде регистра) .

Б режиме III устройство обеспечивает формирование сигнала прерывания при выполнении в заданной области программы команд, производящих обращение (чтение или запись) в задаваемую (запрещенную) область адресов памяти (единица во втором разряде регистра).

В режиме IV устройство обеспечивает формирование сигнала прерывания при выполнении команд, производящих запись заданной информации или ее части в определенную область адресов ячеек памяти (единица в третьем разряде регистра).

Таким образом, устройство формирует сигнал прерывания в режимах II, III и IV . npH совпадении двух признаков, в режиме I - одного. В режиме I

313

признаком является заданная область программы. В режимах II и III первым признаком является заданная область программы, вторым признаком - соответственно заданная (запрещенная) область адресов переходов или заданная область адресов обращений. В режиме IV первым признаком является заданная область адресов памяти, вторым - заданная область записываемой информации. Область адресов или область информации задается с помощью одной пары регистров. В первом регистре указывается начальный адрес или информация области, во втором - информация маски, которая определяет какие разряды результата сравнения заблокировать, а какие разрешить. Таким образом, первый признак опреде- ляется информацией пары регистров 12 и 15, а второй признак - информацией пары регистров 13 и 16. Регистры 12, 13, 15 и 16 реализованы на

схемах, имеющих тристабильное состоя- 25 входы четвертого элемента И 9, а нание информационных выходов или выходы с открытьм коллектором, с целью обеспечения возможности поразрядного объединения для реализации функции ИЛИ.

Блок 14 сравнения предназначен дпя порязрядного сравнения двух информационных потоков, поступающих соответственно с информационных входов 30 устройства и с объединенных выходов регистра начального адреса и регистра информации. Результат сравнения проходит через блок 10 маскирования, в котором согласно информации маски регистра 12 или регистра 13 может быть заблокирована определенная часть разрядов. Далее четвертым элементом И 9 производится формирование оценочного сигнала результата сравнения по всем разрядам сравниваемых потоков информации. Данный сигнал может быть записан в качестве первого признака в триггере 3 условия или в качестве второго признака зафиксирован в триггере 1 прерываний при наличии первого, что обеспечивается первым элементом И 2, Управление первым 5 и вторым 6 коммутаторами, которые обеспечивают подключение необ- ходимьк информационных и управляющих сигналов к триггерам, осуществляется сигналами с выходов регистра И режима, причем к первому коммутатору 5 подключены прямой и инверсный

0

0

выходы третьего разряда, а к второму коммутатору 6 - прямые выходы нулевого, первого, второго и третьего разрядов регистра.

Таким образом, в режиме I адрес команды или начальный адрес области программы записывается в регистр 15 начального адреса. Запись в регистр начального адреса, так же как в первый, второй регистры маски, или регистр информации производится при помощи подачи информации на информационный вход 30 устройства, соответ- 5 ствую(цего сигнала на вход 32 или

27, 31 или 28 и сигнала записи в регистры на вход 29 устройства. В пер-и вый регистр 12 маски записывается информация о маске. Каждому разряду регистра начального адреса соответствует разряд первого рег истра маски так, что наличие едиииць в последнем не маскирует блоком 10 результатов сравнения по данному рачряду на

5

0

личие нуля - запрещает. Таким образом, записывая нули в младшие разряды первого регистра 12 маски, можно задавать область адресов, равную Q 2, где п - количество записанных нулей, начиная с младшего разряда. В предельном случае, при п О, задается конкретный адрес кома ИДЕ,;, т.е. этап программы, по достижении которого формируется сигнал прерывания. Выход нулевого разряда регистра 11 режима работы блокирует выходной сигнал второго коммутатора 6, устанавливая его значение в единицу, при этом единица на И{версном выходе третьего разряда коммутирует информацию с входа 26 признака адреса команды устройства на выход первого коммутатора 5. Появление на информационных входах 30 устройства информации адреса команды сопровождается появлением сигнала на входе 26 устройства, который, поступая с выхода первого коммутатора 5 на входы выборки регистров 12, 13, 15 и 16, вызывает подключение информации с выходов регистра 15 начального адреса и с выходов первого регистра 12 маски к вторым входам соответственно блока 14 сравнения и блока 10 маскирования .

Сигнал с выхода четвертого элемента И 9, отражающий результат сравнения информации адреса выполняемой

5

0

5

кимлнды с заданной областью лдресо., полключается через второй элемент И 4 и записывается в тригп р 3 условия. Информация с прямого выхода триггера 3 условия, проходя через первый элемент И 2, переписывается в триггер 1 прерывании. В случае сравнения триггер 1 прерываний переходит в единичное состояние и защел-10 ного адреса и первом регистре 12

кивается , фиксируя сигнал прерывания на выходе 19 устройства. Одновременно сигнал прерывания поступает на первый вход третьего элемента И 8, блокируя запись адресов выполняемых команд в блок 7 буферных регистров. Таким образом, обеспечивается хранение последних адресов выполняемых команд до момента прерывания. Содер- jfaiMoe блока 7 буферных регистров может гыть перезаписано в основную память р.ьг.влнной программой обработки преры- наний для последуюшег о анализа хода исследуемой программы программистом. Выборка информации и зафиксированных последних шестнадцати адресов выполненных команд из блока 7 буферных регистров на информационный выход 21 устройства производится последо- мателъно путем подачи сигнала чтения на вход 22 устройства.

В II в регистре 15 начального адреса и в первом регистре 12 маски задается область адресов проверяемой програг мы, а в регистре 16 ин- формации и во втором регистре 13 маски - запрещенная область адресов для условных или безусловных переходов.

В режиме IV в регистре 15 начального адреса и в первом регистре 12 маски задается область адресов ячеек памяти, а в регистре 16 информации и во втором регистре 13 маски - информация, запись которой запрещена 30 в указанной области. Работа устройства в режиме IV аналогична его работе в режимах II и III,исключение составляет работа первого 5 и второго 6 коммутаторов. Первьй ког-1мута- тор 5 в этом режиме обеспечивает коммутацию сигнала с входа 25 устройств на вход второго элемента И 4. Таким образом, триггер 3 условия фиксИру- ет результат сравнения текущего

45

Аналогичным образом, как и в режиме, триггер 3 условия фиксирует резуль- п адреса, по которому производится об- тат сравнения информации адреса вы- ращение, с заданной областью адре- полняемой команды с заданной областью адресов программы. Однако при этом информация с прямого выхода триггера 3 условия, поступающая на второй вход первого элемента И 2, выступает как необходимое условие записи информации с выхода второго коммутатора 6 в триггер 1 прерываний, а не безусловно перезаписывается в последний. Второй коммутатор 6 коммутирует на свой выход сигнал с выхода четвертого элемента И 9, отражающий результат сравнения сформированного адреса условного или безусловного перехода

сов. Второй коммутатор 6 обеспечийа- ет коммутацию сигнала результата сравнения с выхода четвертого элемента И 9 на вход первого элемента И 2 при наличии сигнала на входе 23 устройства.

Формула изобретения

50

55

Устройство для формирования сигна ла прерывания при отладке программ, содержащее триггер прерываний, блок буферных регистров, блок сравнения и регистр начального адреса, причем выход триггера прерываний и группа выходов блока буферных регистров являются сеуответственно выходами преры вания и группой информационных выхона входах 30 устройства.с заданной областью адресов переходов в момент времени наличия сигнала на входе 24 устройства. В случае сравнения

на выходе второго коммутатора 6 формируется единичный сигнал, который через первый элемент И 2 при соблюдении одного из условий взводит триггер 1 прерываний и вызывает формирование сигнала прерывания на выходе 19 устройства.

В режиме III в регистре 15

0

j.

маски задается область адресов проверяемой программы, а в регистре 16 информации и во втором регистре 13 маски - запрещенная область адресов ячеек памяти. Работа устройства в режиме III аналогична работе устройства в режиме II. Исключение составляет работа второго коммутатора 6, который обеспечивает коммутацию сигнала результата сравнения с выхода четвертого элемента И 9 на первый вход первого элемента И 2 при наличии сигнала на входе 25 устройства.

В режиме IV в регистре 15 начального адреса и в первом регистре 12 маски задается область адресов ячеек памяти, а в регистре 16 информации и во втором регистре 13 маски - информация, запись которой запрещена 0 в указанной области. Работа устройства в режиме IV аналогична его работе в режимах II и III,исключение составляет работа первого 5 и второго 6 коммутаторов. Первьй ког-1мута- тор 5 в этом режиме обеспечивает коммутацию сигнала с входа 25 устройства на вход второго элемента И 4. Таким образом, триггер 3 условия фиксИру- ет результат сравнения текущего

5

п адреса, по которому производится об- ращение, с заданной областью адре-

адреса, по которому производится об- ращение, с заданной областью адре-

сов. Второй коммутатор 6 обеспечийа- ет коммутацию сигнала результата сравнения с выхода четвертого элемента И 9 на вход первого элемента И 2 при наличии сигнала на входе 23 устройства.

Формула изобретения

адреса, по которому производится об- ращение, с заданной областью адре-

Устройство для формирования сигнала прерывания при отладке программ, содержащее триггер прерываний, блок буферных регистров, блок сравнения и регистр начального адреса, причем выход триггера прерываний и группа выходов блока буферных регистров являются сеуответственно выходами прерывания и группой информационных выходов устройства, информационн,1и вход устройства соединен с информационным входом регистра начального адреса, выход которого соединен с первым входом блока сравнения, отличающееся тем, что, с целью повышения быстродействия, в устройство введены четыре элемента И, триггер условия, первый и второй коммуторы, блок маскирования, регистр режима работы, первый и второй регистры маски и регистр информации, причем тактовый вход устройства соединен с входами синхронизации триггеров прерываний и УСЛОВИЯ, единичный выход триггера условий соединен с первым входом первого элемента И, вход начальной установки устройства соединен с нулевыми установочными входами триггера прерываний и триггера условий, вход признака выбора адреса операнда устройства соединен с первыми управляющими входами первого и второго коммутаторов, выход первого коммутатора соединен с первым входом второго элемента И, входами чтения первого регистра маски и регистра начального адреса и входами блокировки чтения второго регистра маски и регистра информации, вход признака адреса команды устройства соедине с вторым управляющим входом первого коммутатора и первым входом третьего элемента И, первый и второй входы выбора условия устройства соединены с входами записи сЬответственно первого и второго регистров маски, вход признака записи устройства соединен с тактовыми входами первого и второго регистров маски, регистра начального адреса и регистра информации, группа информационных входов устройства соединена с группами информационных входов первого и второго ре- ; гистров маски, второй группой входов

0

5

блока сравнения, группаьш информационных входов регистра информации и блока буферных регистров, группы разрядных выходов первого и второго регистров маски соединены с первой группой информационных входов блока маскирования, группа выходов которого соединена с группой входов четвертого элемента И, группа выходов регистра информации соединена с первой группой входов блока сравнения, группа выходов которого соединена с второй группой входов блока маскирования, йыход четвертого элемента И соединен с вторым входом второго элемента И и вторым управляющим входом второго ком гутатора, выход которого соединен с вторым входом первого элемента Н, прямой и инверсный выходы третьего разряда регистра режима соединены с информационными входами первого коммутатора, прямые выходы разрядов с нулевого по третий регистра режима соединены с информационными входами второго коммутатора, выходы первого и второго элегМентов И соединены с информационными входами соответственно триггеров условия и прерываний, входы признаков перехода и обращения записи устройства соединены соответственно с третьим и четвертым управляющими входами второго коммутатора, выход триггера прерываний соединен с вторым входом третьего элемента И, выход которого соединен с входом записи блока буферных регистров, признак чтения устройства соединен с входом считывания блока буферных Q регистров, вход признака блокировки устройства соединен с входом блокировки триггера прерываний, первый и второй входы признаков выбора обращений устройства соединены с входами записи соответственно регистров

5

0

5

5

информации и начального адреса.