Комбинационный сумматор Советский патент 1988 года по МПК G06F7/50 

Изобретение относится к вычислительной технике и может быть использовано : в процессорах ЭВМ.

Цель изобретения - увеличение быстродействия,

На чертеже представлена функциональная схема одного разряда комбинационного сумматора.

Комбинационный сумматор в каждом разряде содержит функциональные транзисторы п-типа 1-32, нагрузочные транзисторы 33-36, элементы НЕ 37- 40, входы 41-44 (а, а и Ь, Ь) прямого и инверсного значений первого и второго слагаемых, входы 45 и 46 (р р) прямого и инверсного значений переноса- из предыдущего разряда, выходы 47 и 48 .(р , р ) прямого и инверсного значений переноса в следую- ший разряд, выходы 49 и 50 (s, s) прямого и инверсного значений суммы данного разряда (сигналы завершения переходных процессов в сумматоре).

Сумматор работает следующим обра- зом.

Инертное состояние схемы характеризуется значением 1 на всех ее входах и выходах: a i p BJp . При этом все транзисторы 21-32 открыты-и, если на входах сумматора устанавливает с я единичный рабочий набор: а Ь яр 1 и а Ъ р О, то транзисторы 1-8 остаются открытыми, на входах элементов НЕ 37 и 39 сохраняется значение О, а на их выходах, т.е. выходах р и S, - значение 1, а транзисторы 11-18 закрьшаются, на входах элементов НЕ 38 и 40 появляются значения 1, а на их выходах, т.е. выходах р из, - зна:чения О, кот орые закрьшают транзисторы 22 и 28-30. При переходе схемы в инертное состояние значение. О на входе элемента НЕ 38 появляется только после того, как откроются транзисторы 11 и 14, т.е. после того как э инертное состояние возвратятся входы а и Ь. После этого на выходе элемента НЕ 38 появляется значение 1, т. е. выходы р и р схемы оказываются в инертном состоянии, в результате чего открьгоаются не только транзисторы 13,26 и 18, но и 31 и 32 и на входе элемента НЕ 40 появляется значение О, а на его выходе, .т.е. выходе s, - значение 1, схема возвращается в инертное состояние.

0

0

5

5

0

5

0

5

Если на входах сумматора устанавливается нулевой рабочий набор: а Ь р«Оиа Ь р 1, то транзисторы 11-18 остаются открытыми, на входах элементов НЕ 38 и 40 сохраняются значения О, а на их выходах, т.е. выходах р и s, - значение 1, а транзисторы 1-8 закрываются и на входах элементов НЕ 37 и 39 появляются значения 1, а .на их выходах, т.е. выходах р ив,- значения О, которые закрьшают транзисторы 21 и 23-25. При переходе схемы в инертное состояние значение О на входе элемента НЕ 37 появляется только после того, как открываются транзисторы 1 и 4, т.е. после того, как в инертное состояние возвращаются входы а и Ь. После этого на выходе элемента НЕ 37 появляется значение 1, т.е. выходы р . и р схемы.оказываются в инертном состоянии, в результате чего открьюаются не только транзисторы 3,6 и 8, но и 26 и 27 и на входе элемента НЕ 39 появляется значение О, а на его выходе, т.е. выходе Sj - значение 1, схема возвращается в инертное состояние.

Если на входах: сум1 атора устанав- , ливается рабочий набор, в котором значение 1 сохраняется на одном прямом и, соответственно, на двух инверсных выходах, например а Ь р 1 и а Ь р О, то на входах элементов НЕ 38 и 39 сохраняются значения О, .а на их выходах, т.е. выходах р и S, - значения 1 , а на

выходе элемента НЕ 37 появляется значение 1 и на его выходе, т.е. выходе р ., - значение 0. После этого закрываются транзисторы 19 и 20, на входе .элемента НЕ 40 появляется значение 1, а на его выходе, т.е. выходе s, - значение 0. Эти значения на выходах р и s закрывают транзисторы 21 и 28-30. При переходе в инертное состояние значение О на входе элемента НЕ 37 появляется только после того, как открываются транзисторы 1 и 4, т.е. после того, как в инертное состояние возвращаются входы а и Ь. После этого на выходе элемента НЕ 37 появляется значение 1, т.е. выходы р и р схемы оказываются в инертном состоянии, в результате чего открываются транзисторы 21 и ;32. Значение О на входе. элемента НЕ 40 появляется после того.

3

как открываются транзисторы 13, 16 и 18, т.е. после того, как в инертное состояние возврашаются входы а, Ь и р. В результате на выходе элемента НЕ 40, т.е. выходе Sj появляет ся значение 1, схема возвращается в инертное состояние.

Если на входах сумматора устанавливается рабочий набор, в котором значение 1 сохраняется на двух прямых и одном инверсном входах, например а Ь иа Ь р«0, то на входах элементов НЕ 37 и 40 сохраняется значение О, а на их выходах т.е. выходах р из,- значения 1, на входе элемента НЕ 38 появляется значение 1, на его выходе, т.е. выходе р , - значение 0. После этого закрьшаются транзисторы 9 и 10, на входе элемента НЕ 39 появляется значение 1, а на его выходе, т.е. выходе 8, - значение 0. Эти значения на выходах р и s закрывают транзисторы 22-25. При переходе в инертное состояние значение О на входе элемента НЕ 38 появляется только после того, как открываются транзисторы 11 и 14, т.е. после того, как в инертное состояние возвращаются входы аи Ь. После этого на выходе элемента НЕ 38 появляется значение , т.е. выходы р ИР схемы окаэьгоаются в инертном состоянии, в результате чего открываются.транзисторы 26 и 27. Значение О на входе элемента НЕ 39 появляется после того, как открьша- :ются транзисторы 3,6 и 8, т.е. после того, как в инертное состояние возвращаются входы а, Ъ Ир. В результате на выходе элемента НЕ 39, т.е. вы ходе 8, появляется значение 1, схема возвращается в инертное состояние.

Таким образом, рабочее состояние выходов виз суммы данного разряда .появляется только после того, как все его входы (в том числе и переноса из предыдущего разряда) перейдут из инертного в рабочее состояние. При этом рабочее состояние на выхода р и р переноса в следующий разряд могут вырабатьгоаться-и до этого (на нулевом и единичном рабочих наборах) В этом случае признаком завершения переходных процессов при переходе в рабочее состояние данного разряда является переход в рабочее состояние выходов виз суммы не только данного, но и следующего разрядов. Пере374

ход выходов виз суммы данного разряда в инертное состояние происходит только после того, как на всех его входах установится инертное состояние и выходы р и р переноса в следующий разряд также перейдут в инертное состояние, т.е. по завершении в нем переходных процессов.

Формула изобретения

Комбинационный сумматор, содержащий в каждом разряде десять.функциональных транзисторов п-типа, четыре нагрузочных транзистора, причем затворы первого, второго, третьего функциональных транзисторов соединены с входом прямого значения первого операнда сумматора, затворы четвертого, пятого, щестого функциональных транзисторов соединены с входом прямого значения второго операнда сумматора, затворы седьмого и восьмого функциональных транзисторов соединены с входом прямого значения переноса сумматора, затворы девятого и десятого транзисторов соединены с вь1ходом инверсного значения переноса сумма- -тора, сток первого функционального транзистора соединен с истоком чет-, вертого функционального транзистора, сток которого соединен с шиной нулевого потенциала сумматора, сток второго функционального транзистора соединен со стоком пятого функционального транзистора, сток третьего функ ционального транзистора соединен с истоком.шестого функционального транзистора,, сток которого соединен с истоком восьмого функционального транзистора, .отличающийс я тем, что, с целью увеличения быстродействия, в каждый разряд вй едены четыре элемента НЕ и двадцать два функциональных транзистора п-типа, причем затворы одиннадцатого, двенадцатого и тринадцатого функциональных транзисторов соединены с входом инверсного значения первого операнда сумматора, затворы четырнадцатого, пятнадцатого, шестнадцатого функциональных транзисторов соединены с входом инверсного значения второго операнда сумматора, затворы семнадцатого, восемнадцатого функциональных транзисторов соединены с входом инверсного значения переноса сумматора, затворы девятнадцатого, двадцатого двадцать первого, двадцать второго, двадцать третьего функциональных транзисторов соединены с выходом прямого значения переноса сумматора, стоки двадцать четвертого, двадцать пятого, дваддать шестого функциональных транзисторов соединены с выходом прямого значения суммы сумматора и выходом первого элемента НЕ, вход которого соединен с истоками третьего и девятого функциональных транзисторов и через первый нагрузочный транзистор с шиной питания сумматора, затворы двадцать седьмого, двадцать восьмого двадцать девятого функциональных транзисторов соединены с выходом инверсного значения переноса сумматора,- затворы тридцатого, тридцать первого, тридцать второго функциональных транзисторов соединены с выходом инверсного значения суммы сумматора и выходом второго элемента НЕ, вход которого соединен,с истоками тринадцатого, девятнадцатого функциональных транзисторов и через второй нагрузочный транзистор с шиной питания сумматора, стоки четьфнадцатого, двадцать первого, двадцать -четвертого, двадцать пятого, двадцать третье- г О, двадцать седьмого, двадцать девятого, тридцатого и тридцать первого |ункциональных транзисторов соедине- ы с шиной нулевого потенциала сумма- ора, шина питания сумматора соедине- ла }1ерез третий нагрузочный транзис- ор с истоками первого, второго, пя- ого функциональных транзисторов и входом третьего элемента НЕ, выход которого соединен с затвором двад- первого функционального тран- :- истора, исток которого соединен со ctTOKOM Седьмого функционального тран- ;|истора, исток которого соединен со с|током второго функционального тран- cteCTOpa, сток третьего функциональ- itoro транзистора соединен с истоком десятого функционального транзистора, сток которого соединен с истоком двадцать пя/гого функционального транзистора, сток девятого функционального транзистора соединен с истоком двадцать шестого функционального транзистора,, сток которого соединен с истоком восьмого функционального транзистора, сток которого соединен

с истоком двадцать четвертого функционального транзистора и двадцать второго функциональног о транзистора, сток которого соединен с истоком двадцать седьмого функционального

g транзистора, шина питания сумматора через четвертый нагрузочный транзистор соединена с истоками одиннадцато- го,-двенадцатого, пятнадцатого функциональных транзисторов и входом четQ вертого элемента НЕ, выход которого соединен с затвором двадцать девятого функционального транзистора, исток которого соединен со стоком семнадцатого функционального транзистора,

5 исток которого соединен- со стоками пятнадцатого и двенадцатого функциональных транзисторов, исток четырнадцатого функционального транзистора соединен со стоком одиннадцатого

n функционального транзистора, сток девятнадцатого функционального транзистора соединен с истоком тридцать второго функционального транзистора, сток которого соединен с истоком восемнадцатого и стоком шестнадцатого

функционального транзистора, исток .которого соединен со стоком тринадцатого и истоком двадцатого функционального транзистора, сток которого соединен с истоком тридцатого ч функ- тЫонального транзистора, сток восемнадцатого функционального транзистора соединён с истоком тридцать первого и истоком двадцать восьмого функционального транзистора, сток которого соединен с истоком двадцать третьего функционального транзистора.

5

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ. Цель изобретения - повышение быстродействия. Комбинационный сумматор содержит в каждом разряде функциональные транзисторы п-типа 1-32, нагрузочные транзисторы 33-36, элементы НЕ 37, 40, входы 41-44 прямого, инверсного значений первого и второго операндов, входы 45, 46 прямого и инверсного значений переноса, выходы 47, 48 прямого, инверсного значений переноса, выходы 49, 50 прямого и инверсного значения суммы. 1 ил. с/) /Hffl П СдЭ