Преобразователь логарифмического кода в двоичный код Советский патент 1992 года по МПК G06F7/556 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах при обработке радиолокационных сигналов, для решения задач распознавания и т.д.5

Известны устройства для потенцирования. Потенцирование может производиться в последовательных кодах (см.. например, авт. св. №538366)

Такое устройство содержит три регист- 10 ра, два сумматора-вычитателя, блок опредеения знака, блок анализа сходимости, блок сброса, блок повторения итераций, устройство управления, элементы И,

Недостатком такого устройства являет- 15 ся малое быстродействие и большой расход оборудования.

Более быстродействующим является ус- тройство по авт. св. № 662937. Это устройтво содержит три регистра, два сумматора, 20 двигатель, два коммутатора, триггер, шифратор, элементы И, ИЛИ.

Недостатком этого устройства является малое быстродействие и большой расход оборудования.25

Еще большим быстродействием облаает матричное устройство для потенцирования (см. авт. ев, N 1024911). Такое устройтво содержит п сумматоров-вычитателей и п матриц элементов И, Недостатком этого 30 стройства является большой расход оборуования.

Наиболее близким по технической сущности к заявляемому устройству является 35 стройство по авт, св. № 631924. Это устройство содержит постоянное запоминающее устройство (ПЗУ), оперативную память (ОП), множитель, регистр, блок маскирования, блок выделения младшей зоны, блок опре- 40 еления нулевых значений аргумента, блок управления, причем вход устройства через регистр и блок масштабирования соединен с входами блока выделения младшей зоны, ПЗУ и блока определения нулевых значений 45 аргумента, блок управления, причем вход устройства через регистр и блок масштабирования соединен с входами блока выделения младшей зоны, ПЗУ и блока определения нулевых значений аргумента, 50 выходы последнего соединены с входами блока управления, выходы ПЗУ и блока выделения младшей зоны соединены с входами ОП, входы-выходы умножителя соединены с входами-выходами ОП и блока уп- 55 равления, выход ОП является выходом устройства.

Недостатком этого устройства является большой расход оборудования. ..

Целью изобретения является упрощение устройства и повышение его быстродействия.

Цель достигается тем, что в устройство, содержащее постоянное запоминающее устройство, умножитель, сумматор, сдвигатель, группу элементов И, введены группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем первая группа входов устройства соединена с входами ПЗУ, вторая группа входов устройства соединена с первой группой входов умножителя, третья группа входов устройства соединена с первой группой входов сдвигателя, четвертый вход устройства соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом устройства, пятый вход устройства через элемент НЕ соединен с первыми входами элементов И, первая группа выходов ПЗУ соединена с первыми входами сумматора, вторая группа выходов. ПЗУ соединена с вторыми входами умножителя; выходы умножителя соединены с вторыми входами сумматора, выходы сумматора через сдвигатель и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами элементов И, выходы последних являются второй группой выходов устройства..: ..-...

Предлагаемое устройство по сравнению с прототипом имеет отличительные существенные признаки - решение отвечает критерию новизна, а по сравнению с аналогами отвечает критерию существенные отличия. Предлагаемое устройство позволяет существенно экономичнее реализовать преобразование логарифмического кода в двоичный. Быстродействие устройства при этом не уменьшается, значит, достигается положительный эффект.

Схема устройства приведена на чертеже, где показаны входы 1-5 устройства, ПЗУ 6, сумматор 7, умножитель 8, сдвигатель 9, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элементы И 11, элемент НЕ 12, выходы 13. 14 устройства.

Логарифмический код некоторого числа имеет следующий формат: sign, z, К1, К2, где в однобитовом поле sign записывается знак числа а; ...

в однобитовом поле z записывается код 1,еслиа 0; .

в n-разрядном поле К2 записывается дробная часть logaja |в обратном коде:

в поле К1. имеющем logan v разрядов, записывается целая часть toga la l .

При такой структуре кода число а | а I 1 записывается как и в обычном двоичном коде с точностью . При имеем К , К2в.15 и логический код

содержит 21 разряд. Знак loga lal всегда отрицателен и поэтому не записывается. На входы 1, 2 поступают разряды z и sign логарифмического кода соответственно. На входы 3 поступают разряды К1. На 5 входы 4 поступают старшие разряды поля К2 (К2ст) и на входы 5 - младшие К2мл. Старшие разряды К2 с входов 4 поступают на адресные входы ПЗУ 6. С первой групп выходов ПЗУ 6 считывается значение 10 2 ст, которое проходит на первые входы сумматора 7. С второй группы выходов ПЗУ 6 считывается производная (2 ) при , которая поступает на входы умножителя 8. На вторые входы умножителя 8 с входов 5 15

поступает К2мл. Выходы умножителя соединяются с второй группой входов сумматора 7. Выходы сумматора 7 через сдвигатель 9 и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10 соединяются q входами группы элементов И 11. 20 По вторым входам элементы И 11 управля- .ются инверсией сигнала z, формируемой в элементе.НЕ 12. С выходов 13 считываются значащие разряды обратного кода числа а, с выхода 14-его знак.25

Рассмотрим работу устройства.

Двоичный код модуля числа а равен

la| 2 К1 К2 2 К1.2°-К2 2 К1( К2ст+ +()1 (-0,К2мл))

С первых выходов ПЗУ 6 считывается значение 2 ° К2ст, с вторых - ()1. В умножителе 8 формируется произведение (2 к)1, (-О.К2МЛ). Значения 2 ак2ст и (2 к)1 (-0, К2мл) поступают на входы сумматора 7. Умножение полученной суммы на 2 производится в сдвигателе 9. Так как К1 - целое число то умножение на 2:К1 равносильно арифмети1- ческоМу сдвигу на К1 разрядов в сторону младших разрядов. В элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 10 формируется обратный код числа а. Если а 0(), сформированные значащие разряды обратного кода чис- ла а проходят на выход 13. Если , на выходах 13 код 0. Преобразователи лога- рифмического кода в двоичный в настоящее время промышленностью не выпускаются, поэтому за базовый объект возьмем пррто- тип.

Сравним базовый объект и предлагаемое устройство по быстродействию. В базо- вом объекте аргумент х записывается в регистр. Аргумент делится на младшую и старшую части. Определяется число нуле еых значений аргумента и по ним - число необходимых итераций. В худшем случае (при х, близком к единице) потребуется вы510 15

2025

30

3540 4550

55 полнить восемь операций умножения. В предлагаемом устройстве понадобится только одна операция умножения. Следовательно, быстродействие предлагаемого устройства примерно в 4 раза выше, чем у базового объекта.

Сравним базовый объект и предлагаемое устройство по расходу оборудования, И базовый объект и предлагаемое устройство содержит ПЗУ и умножитель. Так как базовый объект позволяет работать лишь с О I X I 1 , то для обеспечения преобразования логарифмического кода в него необходимо ввести сдвигатель. Базовый объект позволяет формировать только положительные числа, для формирования обратного кода числа а 0 в него необходимо ввести элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и И. Поскольку сумматор 7 в предлагаемом устройстве требует существенно меньшего расхода оборудования, чем регистр в базо- t вом объекте, блок маскирования, блок определения нулевых значений аргумента, блок выделения младшей зоны, блок управления, оперативная память базового объекта, то предлагаемое устройство окажется сущест- венно экономичнее базового объекта.

Формула изобретен и я Преобразователь логарифмического кода в двоичный код, содержащий блок памяти, умножитель, сумматор, сдвигатель и группу элементов И, о т л и ч а ю щи и с я тем, что, с целью упрощения устройства и повышения быстродействия, он содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем вход старших разрядов дробной части аргумента преобразователя соединен с адресным входом блока памяти, первыми второй выходы которого соединены соответственно с входом первого слагаемого сумматора и входом первого сомножителя умножителя, вход второго сомножителя которого соединен с входом младших разрядов дробной части аргумента, вход целой части аргумента которого соединен с управляющим входом сдвигателя, информационный вход которого соединен с выходом сумматора, вход второго слагаемого которого соединен с выходом умножи- теля, разрядные выходы сдвигателя соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы и выходы которых соединены соответственно с входом знака числа устройства и первыми входами соответствующих элементов И группы, вторые входы которых через элемент НЕ соединены с входом признака нулевого аргумента уст717165068

ройства, выходы элементов И группы соеди- выход знака которого соединен с входом йены с выходом кода результата устройства, знака числа устройства.

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализи- рованных цифровых вычислительных машин. Целью изобретения является упрощение устройства и повышение его стродействия. Цель достигается тем, что в устройство, содержащее постоянное запо- минакщее устройство 6, умножитель 8, сумматор 7, сдвйгатель 9, группу элементов И 11, вводятся группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и элемент НЕ 12. В результате устройство упрощается и быстродействие его повышается. 1 ил.