Устройство для вычисления логарифма Советский патент 1988 года по МПК G06F7/556 

Изобретение относится к вычислительной технике и может быть исполв- Ьовано при построении специализиро- йанных ЭВМ,

Цель изобретения - расширение класса решения задач за счет возможности вычисления функции логариЛ})ма от номинального аргумента.

На фиг.1-7 - структурная схема устройства для вычисления логарифма. . .

Устройство для вычисления лога- эифма () содержит регистры 1-4 ;умматоры , сдвигатели 11 и 12, 5локи 13 и 14. памяти, элемент ИСКШО- ШОЩЕЕ ШМ 15, вход 16 синхронизации эход 17 номера итерации, выход 18 эегистра 1, вход 19 сумматора 5, вход 20 сдвигателя 12, выход 21 ре- : истра 2, вход 22 сумматора 6,. вход 23 сдвигателя 11, выход 24 сумматора 5, вход 25 сумматора 8, выход 26 сум laropa 6, вход 27 сумматора 9, вы- код 28 сумматора 8, вход 29 регистра 1, выход 30 сумматора 9, вход 31 регистра 2, выход 32 сдвигателя 11, Ьход 33 сумматора 6, вход 34 сумма- {гора 8, выход 35 сдвигателя 12, вход }6 сумматора 5, вход 37 сзгмматора 9„ Цкод 38 регистра 3, вход 39 суммато Ьа 7, выход 40 блока 13 памяти, вход 41 сумматора 7, выход 42 сумматора 7, вход 43 регистра 3, .выход 44 ре- i HCTpa 4, вход 45 сумматора 10, вы- 46 блока 14 памяти, вход 47 сум- i aTOpa 10, выход 48 сумматора 10, зход 49 регистра 4, входы 50-53 ре- исгров 1-4, входы 54-55 блоков 13 и 114 памяти-, входы 56-59 соответствен- ро сдвигателей 11 и 12 и блоков 13 И 14 памяти, выход 60 регистра 1, входы 61-63 сумматоров 8-10, выход 64 регистра 2, вход 65 элемента ИСЮПОЧАЮОЩЕ ИЛИ 15, выход 66 регистра 2j вход 67 элемента ИСК1ШЧА1%ЦЕЕ ШШ 15, выход 68 элемента ИСКЛЮЧАЮ-. ЩЕЕ ИЛИ, входы 69 и 70 сз маторов 5 и 6, входы 71 и 72 блоков 13 и 14 памяти.

Для характеристики работы устройства введены обозначения: Ар, В, CfjtD f- переменные алгоритма для обозначения соответственно ординаты, абсциссы, логарифма модуля, аргумента вектора на 1-м шаге; , + 1 J- оператор направления изменения модуля вектора на 1- м шаге алгоритма; , + 15- оператор направления

изменения аргумента вектора -на 1-м шаге алгоритма; 1 - сквозной номер шага от начала вычислений; К - количество разрядов в дробной части числа, количество выполняемых итераций с двойными шагами; (п+2) - разрядность устройства, включая разряд в целой части числа и знаковый,

Область определения функции:

1, О i 1YI i1, lYI iX.

Область значений функции: .1п 2ап( УЪ .InVZ,; О (arctg Y/X)/i7/A.

Устройство реализует следующий алгоритм вычисления функции:

25

(X+jY)-ln ( ) : 1п(Х« + Y)

+ jarctg(Y/X) комплексного переменно1го Z X + j Y.

5

0

5

0

Начальные условия:

А У;(1)

(2)

С,0;(3)

D,0;. (4)

Итерации: Е ЗНАК (Af); , если В :1;

РГ

-1, если Bf jl I Atti Af-ErBf;2- +

/ В Ee Aj 2 +

+ РГ

с ,5-ln(1+P.

. - / J. 4 t

+ z

- 2k+i

,);

D e4.,D,+Ej- arctg( /(НРГ2- ) ); где 1 1,2,...,2n;

(5J (6)

(7) (8) (9)

(10) C11)

К

(H-1)/2 для нечетных Ij 1/2 для четных 1,

(12)

5

Результаты: Air,ft О;

Вгп4. 1; „

Сл. +Y ) Re ln(X+jY);

(13) (14)

(15)

D2.,arctg Y/X Imln(X+j y.

(16)

В исходном положении (.фиг.1) в регистрах находятся следующие данные: в первом регистре 1 - мнимая составляющая у комплексного аргумента Z; во втором регистре 2 - дей- твительная составляющая X комплексного аргумента Z; в третьем регистре 3 - число 0; в четвертом регистре 4 - число Оо Таким образом, реализованы выражения (1) - (4),

Устройство работает циклически.

На 1-м шаге на вход 16 устройства подается синхросигнал, на вход 17 - номер К вьтолняемой итерации При этом двум синхросигналам соответствует одно значение номера К выполняемой итерации, т.во используются двойные шаги итераций в соответствии с выражениями (11) и (.12), Под воздействием синхросигналов и номеров итераций в устройстве развивается вычислительный процесс.

Под воздействием каждого синхросигнала реализуется один шаг алгоритма в соответствии с выражениями (5) - (10).

Режимы работы (сложение или вычи- тание) четвертого 8, пятого 9, шестого 10 сумматоров задает сигнал с выхода 60 знакового разряда первого регистра 1 - выражение (.5). Значение оператора Рр направления изменения модуля вектора формируется элементом ИСКШОЧА1ОДЕЕ ИЛИ 15, соединенным входами с выходами знакового 64 и старшего 66 разрядов второго регистра 2. Режимы работы (сложение или вычитание) первого 5, второго 6 сумматоров задает сигнал с вьпсода 68 элемента ИСКГЮЧАЮЩЕЕ ИЛИ. Этот же сигнал управляет выбором соответствующей константы в первом 13 и втором 14 блоках памяти - выражение (6). Третий сумматор 7 работает в режиме сложения.

В соответствии с номером вьтолняемой итерации в первом 11 и втором 12 сдвигателях выполняется сдвиг предьщущих знач ений соответственно абсцисс В и ординаты Aj вектора на К разрядов вправо, т.е. на выходах первого 11 и второго 12 сдвигателей формируются величины соответственно Bj-2 и А {-2 . Предыдущее значение

ординаты А f, ее приращения Ag 2

-к

в няей-ксстстеаи.

ства 7 - и стлсятодмеаетрооми

ычи- : ессого ееедиогоо ние о 6 а 68 е ствуром. име

лоромно на ах лей нно ние

10

Bf 2 поступают соответственно из первого регистра 1, второго 12 и- первого 11 сдвигателей в цепь, состоящую из первого 5 и четвертого 8 сумматоров, в результате в четвертом сумматоре 8 формируется новое значение ординаты вектора Ар4.,, которое фиксируется в первом регистре 1 - выражение (7). Предьщущее значение абсцисс вектора В f., , ее приращения Bf 2 и А

15

20

25

30

35

40

45

50

55

(,-2 поступают соответст-.

к

венно из второго регистра 2, первого 11 и второго 12 сдвигателей в цепь, состоящую из второго сумматора 6 и пятого cyм aтopa 9, в результате в пятом сумматоре 9 формируется новое значение аб&цисс вектора Вр,.,, которое фиксируется во втором регистре 2 - выражение (8).

Предьщущее значение логарифма модуля вектора Ср и логарифмическая константа -0,5 1п О+Р р 2- + ) поступает соответственно из третьего регистра 3 и-первого 13 блока памяти в третий сумматор 7, где формируется новое значение логарифма модуля вектора С P+I , которое фиксируется в третьем регистре 3 - выражение 9)

Предыдущее значение аргумента вектора I)f и арктангенская константа arctg (2 / (l+Pp-2 ) поступает соответственно из четвертого регистра 4 и второго 14 блока памяти в щестой сумматор 10, где формируется новое значение аргумента вектора D .1 , которое фиксируется в четвертом регистре 4 - выражение-(10)о

Все итерационные шаги выполняются в устройстве аналогично рассмотренному.

После выполнения итератдай с двойными шагами в регистрах зафиксированы следующие результаты: в первом регистре 1 - во втором регистре 2 - В jf, + .1; в третьем регистре 3 - С о,,, 1п( .Re ln(X+jY); в четвертом регистре 5 - Djn., arctg ln(X+j Y) .

Таким образом, реализованы выражения (13) - (16).

Формула изобретения

Устройство для вычисления логарифма, содержащее с первого по третий регистры, первый сдвигатель, первый блок памяти и с первого по третий сумматоры, причем выход первого регистра соединен с входом первого операнда первого сумматора, выход второго регистра соединен с входом Первого операнда второго сумматора и информационным входом первого с|двигателя, выход которого соединен 4 входом второго операнда второго Сумматора, выход третьего регистра соединен с входом первого операнда фетьего сумматора, вход второго - блеранда и выход третьего сумматора с|оединены соответственно С выходом liepBoro блока памяти и информацион- Йым входом третьего регистра, вход С|Инхронизации устройства соединен с входами разрешения записи с пер- В|0го по третий регистров и входом разрешения считывания первого блока п|амятир вход номера итерации уст- рЬйства соединен с входом сдвига первого сдвигателя и первым адрес- нЬм входом первого блока памяти, о| Т л и ч а 10 щ е е с я тем, что, с цЬлыо расширения класса решаемых зрдач за счет возможности вычисления функции логарифма от номиналь- нЬго аргу 1ента5 в него введены вто- рЬй сдвигатель, с четвертого по шестой сумматоры, четвертый регистр, второй блок памяти и элемент ИСКШО- ЧДМЩЕЕ ИЛИ, причем выход первого регистра соединен с информационным вводом второго сдвигателя, вход с ;вига которого соединен с входом номера итера1щн устройства и -первым адресньм входом второго блока памяти, второй адресный вход которого соединен с вторым адресным входом

14325136

первого блока памяти, выходом элемента ИСЮШЧАКЙЦЕЕ ИЛИ и управляющими входами первого и второго сумц маторов, выход первого сумматора соединен с входом первого операнда четвертого сумматора, вход второго операнда и выход которого соединены соответственно с выходом первого

10 сдвигателя и информационным входом первого регистра, выход знакового разряда которого соединен с управляющими входами с четвертого по шестой сумматоров, выход второго сдвига15 теля соединен с входом второго операнда первого сумматора и входом первого операнда пятого сумматора, вход второго операнда и выход пятого сумматора соединены соответственно с вы-

20 ходом второго сумматора и информационным входом второго регистра, выходы знакового и старшего разрядов которого соединены соответственно с первым и вторым входами элемента

25 ИСКЛЮЧАЮиЩЕ ИЛИ, выход второго блока памяти соединен с входом первого операнда шестого сумматора, вход второго операнда и выход которого соединены соответственно с выходом

30 и информационным входом четвертого регистра, вход разрешения записи которого соединен с входом синхронизации устройства и входом разрешения считывания второго блока памяти, выход третьего регистра является выходом логарифма модуля комплексного числа, выходом аргумента номинального числа которого является выход четвертого регистра.

35

0U3.S

2f,ZS.Zff,30,W

Изобретение позволяет расширить за счет обеспечения вычисления функций InZ, где Z X+ jY - комплексное переменное, класс задач, решаемых устройством, содержащим три регистра, три сумматора, сдвигатель, блок памяти. Для этого в устройство дополнительно введен четвертый регистр, четвертый, пятый, шестой сумматоры, второй сдвигатель, второй блок памяти, элемент ИСКЛЮЧАЮПЩЕ ИЛИ,, обуело- вливающие появление свойства формирования аргумента и логарифма модуля комплексного числа. 7 ил. о « (Л

7 ; I // ; I Af

I

M

2 Фиг. if

fs.rv

S.55

Упра6л11сшии

txo9 с н/п иВамиа

S6.S1

th

гъ

tl

l

Адресные Уходы

памяти

Внходы

ЬЦО,Ч6

М

M

Mil M ж 2

MST

ЛГ

I M I MX г

WS2

I M t I Л дг

-У/

MSI

AJ,J5 Фие.8

Фиг.7