Устройство для деления Советский патент 1988 года по МПК G06F7/52 

4;; 4

со

00

со

Изобретение относится к цифровой вычислительной технике, в частности к устройствам спедаапизированного назначения для деления чисел, и может быть использовано в системах автоматизированного управления.

Целью изобретения является расширение функциональных возможностей за счет деления как целых, так и

дробных чисел с различными знаками.

На чертеже представлена схема устройства для деления.

Устройство содержит вход 1 делителя устройства, вход 2 делимого устройства, вход 3 начальной установки устройства, первый А и второй 5 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер 6, сдвиговый регистр 7, группу элементов И 8(I)-8(II), группу триггеров 9(l)-9(li), группу элементов ИЛИ . 10(1)-10(11), комбинационный матричный умножитель 11, сумматор 12, блок 13 формирования сигнала синхронизации, элемент НЕ 14, элемент И 15,

выходы 16(0)-1б(11) разрядов частного устройства.

Разрядность делителя в два раза |меньше разрядности делимого, так на выходе комбинационного матричного умножителя 11 получается число с разрядностью в два раза большей, чем разрядность-делителя. Это позволяет на сумматоре складывать числа с одинаковой разрядностью.

Предлагаемое устройство определяет частное Z-OT деления X на У, удовлетворяющих условию О 1 Х| у для дробньк чисел и 0 |Х/ /2 Y/для целых чисел, поразрядно.

В предлагаемом устройстве действия над целыми числами не отличаются от действий над дробными.

Работу устройства рассмотрим на примерах.

Примем представление чисел с фиксированной запятой перед старшим разрядом в дополнительном коде.

Пример 1. Пусть делимое представлено положительным числом

0.10100000, делитель представлен положительным числом Удо„ 0.1100 Данные операнды поступают на входы 2 и 1 устройства. На вход 3 устройства

,

O

5 0

Г.1

5

ЗО ,с

40

45

JQ

О. 1 с выхода триггера 6 через элемент ИЛИ 10(1) поступает на второй вход комбинационного матричного умножителя 11, на выходе которого получаем следующий результат:0.1ЮОх хО. 1000 0.01100000,который поступает на вход первого .слагаемого сумматора 12, на инверсный вход второго слагаемого которого поступает делимое с входа 2 устройства. На выходе сумматора 12 получим 1.01100000+0.01100000 1.11000000. В соответствии со схемой соединений на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается 1, которая поступает на информационные входы триггеров 9(1)-9(11)). По окончании переходного процесса в сумматоре 12 на выходе блока 13 вырабатывается синхроимпульс, который через элемент И 15 поступает на вторые входы элементов И 8(I)-8(II) и записывает своим передним фронтом значение 1, подаваемое с выхода второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ в первый триггер 9(1). По заднему фронту синхроимпульса с выхода элемента И 15 значение 1 с выхода триггера 6 переписывается в первый разряд сдвигового регистра 7 и устанавливает триггер 6 в состояние О. Единица с первого выхода сдвигового реги стра 7 через элемент ИЛИ 10(2) поступает на второй вход комбинационного матричного умножителя 11, на выходе которого получаем следукнций результат: 0,1100x0..10010000. На выходе сумматора 12 получаем результат 1.01100000+0.10010000 1.11110000. В соответствии со схемой соединений на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается 1, которая поступает на информационные входы триггеров 9(I)-9(II). По окончании переходного процесса в сумматоре 12 на выходе блока 13 вырабатьша- ется синхроимпульс, который через элемент И 15 поступает на вторые входы элементов И 8(I)-8(II) и записывает своим передним фронтом значение 1, подаваемое с выхода второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ во второй триггер 9(2). По заднему фронту синхроимпульса с выхода элемента И 15

Изобретение относится к цифровой . вычислительной технике, в частности к устройствам специализированногоi назначения для деления чисел, и мо жет быть использовано в различных отраслях народного хозяйства, в системах автоматизированного управления. Цель изобретения - расширение фу«к- циональньпс возможностей за счет деления как целых, так и дробных чисел с различными знаками. Поставленная цель достигается тем, что устройство для деления, содержащее группу триггеров 9(I)-9(II), комбинационный матричный умножитель 11, сумматор 12 и блок 13 формирования сигнала синхронизации, содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4,5, триггер 6, сдвиговый регистр 7, группу элементов И 8(j)- 8(11), группу элементов ИЛИ 10(1)- 10(11), элемент НЕ 14 и элемент ИЛИ соответствующими связями. 1 ил. i (Л

поступает импульс, обнуляющий тригге- значение 1 с первого разряда сдвиры 9(I)-9(II) группы, сдвиговый ре гистр 7 и устанавливающий в 1 триггер 6. На выходе первого элемента 4 ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается

гового регистра 7 переписывается в его второй разряд. Единица с второго выхода сдвигового регистра 7 через элемент ИЛИ 10(3) поступает на

значение 1 с первого разряда сдвигового регистра 7 переписывается в его второй разряд. Единица с второго выхода сдвигового регистра 7 через элемент ИЛИ 10(3) поступает на

второй вход комбинационного матричного умножителя 11, на выходе которого получаем 0.1100x0..10101000. На выходе сумматора 12 получаем еле- 1 дующий результат: 1.01100000+ +0.10101000 0.00001000.В соответствии со схемой соединений на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ вырабатывается О, который поступа- ю ет на информационные входы .триггеров 9(I)-9(II). По окончании переходного процесса в сумматоре 12 на выходе блока 13 вырабатывается синхроимпульс, который через элемент И 15 поступа- 15 ет на вторые входы элементов И 8(1)- 8(11) и записьшает своим передним фронтом значение О, подаваемое с выхода второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЖ в третий триггер 9(3). По задне- 20 му фронту синхроимпульса с выхода элемента И 15 значение 1 с второго разряда сдвигового регистра 7. пере- письгоается в его третий разряд. 1 с третьего выхода сдвигового регист- 25 ра 7 через элемент ИЛИ 10(4) поступает на второй вход комбинационного матричного умножителя 11, на выходе которого получаем следующий результат: 0.1100x0..10011100. На выходе сумматора 12 получаем: 1.01100000+0.10011100 1.11111100. В соответствии со схемой соединений на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ .вьфабатывается 1, которая поступает на информационные входы триггеров 9(I)-9(II). По окончании переходного процесса в сумматоре 12 на выходе блока 13 вьфабатывается синхроимпульс, который через элемент И 15 поступает на вторые входы элементов И 8(1)-8(II) и записывает своим передним фронтом значение 1, Подаваемое с выхода второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ в четвертый триггер 45 мента 5 9(4). По заднему фронту синхроимпульса тельно, с выхода элемента И 15 значение 1 с третьего разряда сдвигового регистра 7 переписывается в его четвертый разряд. 1 с четвертого выхода че- 50 рез элемент НЕ 14 поступает на первый вход элемента И 15 и устанавливает его выход в состояние О. Это приводит к тому, что на выходе 16(0)- 16(11) устройства значение разрядов не меняется. Устройство завершило счет. На выходе 16(0)-16(II) устройства находится результат, представленный0.1161

Пр предста Хдд I . лен отр После в ки, как теля на ножител вход вт на выхо умножит зультат на выхо 0.10100 выходе ЩЕЕ ИЛИ на выхо Аналоги разряда ционног имеем: выходе 0.10100 выходе ЩЕЕ ИЛИ де втор

30

40

Трет ется сл комбина ля 11 и на выхо 35 -И .0101 второго О, сл тьего т разряд ч гично. ричного 0.1101 тора 12 0.000 ра 9(4) устройст ставлен 0.110

При представ АОП 0. отрицате

5 На выход ного умн х1.1000 матора 1

мента 5 тельно,

доп

ленный дополнительным кодом Z 0.1161.

Пример 2. Пусть делимое представлено отрицательным числом Хдд I .01100000, делитель представлен отрицательным числом Удоп После вьтолнения начальной установки, как было описано, и подачи делителя на вход первого сомножителя умножителя 11 и делимого на инверсньй вход второго слагаемого сумматора 12 на выходе комбинационного матричного умножителя 11 получаем следующий результат: 1.0100x0..10100000, на выходе сумматора 12 получаем 0.10100000+1.101000000 0.010000. На выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ состояние 1, следовательно на выходе первого триггера 9(1) - 1 Аналогично находим значение второго разряда частного. На выходе комбинационного матричного умножителя 11 имеем: 1.0100x0..011100000, на выходе сумматора 12 получаем 0.10100000+1.01110000 0.00010000. На выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ следовательно, на выходе второго триггера 9(2) - 1.

мента 5 тельно,

Третий разряд частного определя- ется следующим образом. На выходе комбинационного матричного умножителя 11 имеем 1.0100x0..01011000, на выходе сумматора 12: 0.10100000+1 -И .01011000 J .11111000, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ О, следовательно, на выходе третьего триггера 9(3) - О. Четвертый разряд частного определяется аналогично. На выходе комбинационного матричного умножителя 11 имеем I.OIOOx 0..01100100, на выходе сумматора 12: 0.10100000+1.01100100 0.00000100, на выходе второго эле- ИСКЛЮЧАЮЩЕЕ ИЛИ 1, следова- на выходе четвертого триггера 9(4) - 1. На выходе 1б(0)-16(11) устройства находится результат, представленный дополнительным кодом 0.1101.

Пример 3. Пусть делимое представлено положительным числом АОП 0.10100000, делитель представлен отрицательным числом 1.0100.

На выходе комбинационного матричного умножителя 11 получаем: 1 .ОЮОх 1..01100000, На выходе суматора 12: 1.01100000+0.01100000

Аналогично определяем следующий разряд. На выходе комбинационного матричного умножителя 11 имеем 1.0100x1..10101000, на выходе сумматора 12: 1.01100000+0.10101000 0.00001000, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ 1, следовательно, на выходе третьего триггера 9(3) - 1.

Следующий разряд определяется следующим образом. На выходе комбинционного матричного умножителя 11 получаем 1.0100x1..10011100, выходе сумматора 12: 1.01100000 + + 0.10011100 1.11111100, на выход второго элемента 5 ИСКЛЮЧАЮиЩЕ ИЛИ О, следовательно, на выходе четве того триггера 9(4) - О. На выходе 1б(0)-16(11) устройства находится результат, представленный дополнительн кодом 2д(,п 1.0010.

Пример 4. Пусть делимое представлено отрицательным числом Хдд„ 1.01100000, делитель представлен положительным числом , 0.11 После подачи операндов на входы 1 и 2 устройства на выходе комбинационного матричного умножителя 11 получем следующий результат: 0.1 ЮОх х1..10100000. На выходе сумматора 12 получаем 0.10100000 + +1.10100000 0.01000000, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ О, следовательно, на входе первог триггера 9(Г) - О. Затем происход определение следующего разряда искомого частного. На входе комбинационного матричного умножителя 11 имеем 0 1100x1..01110000, на выходе сумматора 12: 0.1010000+1.01110600 0.00010000, на вьпсоде второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ О, следовательно, на выходе второго триггера 9(2) - О. Затем происходит опрделение третьего разряда искомого частного. На выходе комбинационного

матричного умножит еля 11 имеем 0.1 ЮОх, х1..01011000, на выходе сум- матора 12: 0.10100000+1.01011000 1.11111000, на выходе второго злемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ состояние 1, следовательно, н,а выходе третьего триггера 9(3) - 1.

Определение четвертого разряда частного происходит следующим образом. На выходе комбинационного матричного умножителя 11 имеем 0,1 ЮОх х1..01100100, на выходе сумматора 12: 0.10100000+1.01100.100

0.00000100, на выходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ состояние О, следовательно, на выходе четвертого триггера 9(4) запишется значение О. На выходе 16(0)-1б(II) устройства находится результат, представленный дополнительным кодом 21.дд„ 1.0010.

Предлагаемое устройство делит числа как с остатком, так и, нацело. На- пример, для делимого, представленнозо

25 го дополнительным кодом

0.01000000, и делителя, представленного дополнительным кодом Удоп 0.1000, частное находится следующим образом:

0.0111

зо

35

0.1000,

40

Как и для случая при делении с ос- 45 татком, так и для случая при делении нацело, погрешность результата определяется младшим разрядом частного. Погрещность Д определения: частного находится из соотношения

50

,XJ1L.255

где i 0,1,2,..,

Формула изобретения

Устройство для деления, содержащее группу триггеров, комбинационный

матричный умножитель, сумматор и блок формирования сигнала синхронизации, причем вход делителя устройства соединен с входом первого сомножителя комбинационного матричного умножителя, выход которого соединен с входом первого слагаемого сумматора выход которого соединен с входом блока формирования сигнала синхронизации, выходы триггеров группы соединены с выходами соответствующих информационных разрядов частного устройства , отличающееся тем, что, с целью расширения функциональных возможностей за счет деления как целых, так и дробных чисел с различными знаками, оно содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, сдвиговый регистр, группу элементов И, группу элементов ИЛИ, элемент НЕ и элемент И, причем вход делимого устройства соединен с инверсным входом второго слагаемого сумматора, вход переноса которого соединен с входом единичного потен1ща- ла устройства, вход знакового разряда входа делимого устройства соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является, выходом знакового разряда выхода частного устройства, вход знакового разряда входа делителя которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которо441389«

го соединен с выходом знакового разряда сумматора, вход начальной установки устройства соединен с входами установки в О триггеров группы, с входом сброса сдвигового регистра и с входом установки В 1 триггера, выход которого соединен с входом первого разряда сдвигового

10 регистра, выход старшего разряда которого соединен через элемент НЕ с первым входом элемента И, второй вход которого соединен с выходом блока формирования сигналов синхрониза15 ции, выход триггера и выходы разрядов, кроме старшего, сдвигового регистра соединены соответственно с первыми входами элементов И группы, выходы которых соединены входами

20 разрешения приема, соответствующих триггеров группы, информационные входы которых объединены и соединены с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента И соеди25 нен с-: входом установки в О триггера, с тактовыг: входом сдвигового регистра и с вторыми входами -элементов И группы, первые входы которых соединены с первыми входами соответ30 ствующих элементов ИЛИ группы, вторые входы которых соединены с выходами соответствующих триггеров группы, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходы элементов ИЛИ груп35 пы соединены соответственно с входами разрядов второго сомножителя комбинационного матричного умножителя.