Устройство для деления Советский патент 1989 года по МПК G06F7/52 

(Л

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и в арифметических устройствах быстродействующих цифровых и комбинированных вычислительных машин. Цель изобретения - сокращение аппаратурных затрат. Новым в устройстве, содержащем регистры делимого 1 и делителя 2, два матричных умножителя 3, 4 и два сумматора 6, 7, является введение блока 5 приближенного вычисления обратной величины, блока 9 синхронизации и группы элементов НЕ. 1 з.п. ф-лы, 4 ил.

ел

vj

о to

05

Изобретение относится к вычисли- тельной технике и может быть использовано нри построении быстродействующих процессоров цифровой обработки сигналов и в арифметических устройствах быстродействующих цифровых и комбинированных вычислительных машин,

Целью изобретения является сокращение аппаратурных затрат.

На фиг. 1 приведена функциональная схема устройства; на фиг. - функциональная схема блока приближенного вычисления обратной величины; на фиг. 3 - схема блока синхронизации; на фиг. 4 - возможн15й вариант реализации блока синхронизации.

Устройство для деления (фиг. 1) содержит регистр 1 делимого, регистр 2 делителя, первый 3 и второй А мат- ричные умножители, блок 5 приближенного вычисления обратной , первьй 6 (накапливающий) и второй 7 (комбинационный) сумматоры, группу 8 элементов НЕ, блок 9 синхронизации, вход 10 логической единицы устройства, информационные входы 11 и 12 де- Л1ШОГО и делителя устройства соответственно, информационные выходы 13 результата деления (частного устройства) , т1равляюииш вход 14 устройства и вход 15 логического нуля устройства.

Блок 5 приближенного вычисления обратной величины (фиг. 2) содержит группу 16 элементов НЕ, комбинаци- oiJHbM сумматор 17, информационные входы 18 и выходы 19 блока.

Блок 9 синхронизации (фиг„ 3) содержит входы 20 и выход 21 блока, первьй 22 и второй 23 элементы И, элементы 1ШИ-НЕ 24 и ИЛИ 25 и генератор 26 импульсов. В случае применения устройства в составе конвейер- систем с матричными синхронизируемыми -шожителями блок 9 (фиг. 4) содержит дополнительно элемент НЕ 27 два элемента 28 и 29 задержки, выход 30 синхронизации устройства и выходы 31 и 32 синхронизации для матричных умножителей,,

В устройстве реализуется дискретным способом итерационный процесс, соответствующий уравнению

(X) . 1

.-

(ки) (к1 . / / X X + с(а) (-а -X

+ Ь),

где а - делитель; b - делимое;

.Q

j

25 35

, 50

55

30

45

а(а) -. а

Устройство работает следующим образом.

По переднему фронту импульсного сигнала, поступающего на управляющий вход 14 устройства, осуществляется сброс накапливающего сумматора 6 в нулевое состояние, коды делимого и делителя в нормализованном виде с соответствующих входов 11 и 12 устройства заносятся в регистры 1 и 2 делимого и делителя соответственно.

Сигналы кода делителя с выхода регистра 2 поступают на информационные входы блока 5 приближенного вычисления обратной величины, в результате чего на выходе блока 5 устанавливаются сигналы кода (-Р(а)

1

X -, которые поступают, на входы пер- а

вого сомножителя матричного умножителя 4о Кроме того, сигналы кода делителя с выходов регистра 2 поступают также на входы первого сомножителя матричного умножителя 3.

Сигналы кода (сначала нулевого) с выходов регистра поступают на входы второго сомножителя матричного умножителя 3. На выходе умножителя 3 образуется результат умножения, равный сначала нулевому коду. Сигналы результата умножения (сначала нулевого кода) с выходов умножителя 3 поступают на входы групп 8 элементов НЕ, где инвертируются в сигналы кода 1, 1 1 с, о о 1, которые поступают на входы первого слагаемого сумматора 7, на входы второго слагаемого которого поступили сигналы кода делимого с выходов регистра 1 . С учетом того, что вход переноса сумматора 7 соединен с входом 10 логической единицы, на выходе сумматора 7 образуется код (-ах + Ъ) , где О, сигналы которого в прямом, если ( Ъ) / О, или дополнительном коде, если -ах + b О, поступают параллельно на входы блока 9 синхронизации и на входы второго сомножителя умножителя 4. В результате на выходе умножителя 4 образуется соответственно в прямом или дополнительном коде результат умножения (-f(a) - - (-ах + Ъ) u(a)b, сигналы кода которого поступают на входы сумматора 6.

Вследствие поступления на входы блока 9 ненулевого кода (вначале равного коду делимого Ь), на его выходе 21 появляется серия импульсов фиксированной частоты, а на выходе 30 внешней синхронизации уровень сигнала с единичного переходит в нулевой.

По сигналу первого импульса (из серии), поступившего с выхода 21 блока 9 на вход синхронизации сумматора 6, в последнем образуется результат первой итерации х О + + q(a)(-a О b) ir(a).b, сигналы кода которого появляются на вькодах 13 устройства и поступают на входы второго сомножителя умножителя 3. С учетом того, что на входах второго сомножителя сохраняются сигналы кода делителя, на выходе умножителя 3 получается результат умножения который в дополнительном коде, получаемом с помощью группы 8 элементов НЕ и подачей сигнала логической единицы на вход переноса сумматора 7, поступает на входы первого слагаемого сумматора 7, на входах второго слагаемого которого по-прежнему сохраняются сигналы кода делимого. На выходе сумматора 7 образуются сигналы кода разности (-ах + Ь), которые поступают параллельно на выходы блока 9 и на входы второго сомножителя умножителя 4, на входах первого слагаемого которого по-прежнему сохраняются сигналы кода tfCa). На выходе умножителя 4 образуются сигналы кода результата умножения t(a) к «(-а + Ь) , которые поступают на входы сумматора 6.

В случае, если сигналы, поступившие на входы блока 9, не образуют нулевой код, т.е. (-ах + Ь) , на выходе 21 блока 9 появляется следующий (второй) импульс, который поступает на вход синхронизации сумматора 6 и на его выходе устанавливаются, сигналы кода новой (второй) итерации х х + q (a) ().

Описанный итерационный процесс продолжается в блоках 3, 4, 6, 7 и 8 .с дискретностью поступления импульсов на вход синхронизации сумматора 6 до тех пор, пока разность ( + Ь) , получаемая в сумматоре 7, ,йе станет меньше величины младшего разряда, чему соответствуют два кода О, 00. «оО или 1, П.,.1 в

0

5

0

5

0

5

0

5

0

5

зависимости от знака разности на выходе сумматора 7, При поступлении сигналов нулевого кода с выходов сумматора 7 на входы блока 9 прекращается поступление очередного импульса с выхода 21 блока 9, а на выходе 30 сигнал логического нуля изменяется на сигнал логической единицы.

На выходах сумматора 6 и на выходах 13 устройства устанавливается код результата деления (частного), ВЫЧИСЛЕННОГО с точностью младшего разряда. Сигнал на выходе 30 блока 9 может быть использован для синхронизации последующих устройств в системе обработки данных. Описанные процессы соответствуют случаю применения матричных умножителей 3 и 4 без синхронизации. В случае, когда матричные умножители 3 и 4 являются синхронизируемыми, импульсы с выходов 31 и 32 блока 9 поступают на входы синхронизации умножителей 4 и 3 соответственно а каждая итерация завершается не за один такт, а за три, длительность которых определяется задержкой в элементах 28 и 29 и периодом импульсов генератора 26.

Блок 5 приближенного вычисления обратной величины работает следующим образом. При поступлении на входы 18 блока сигналов кода делителя в группе 16 элементов НЕ осуществляется инверсия сигналов всех разрядов, кроме старшего. Инверсные сигналы вместе с прямым сигналом старшего разряда делителя поступают на входы первого слагаемого комбинационного сумматора 17. С учетом того, что входы второго слагаемого сумматора 17 соединены с входом логического нуля, а вход переноса и младшего разряда первого слагаемого - с входом логической единицы, на выходах 19 сумматора 17 образуется код результата i(a) 3 - 2 -а ;; j

а

Формула изобретения

результата которого соединены с выходами первого сумматора, выходы регистра делителя соединены с соот- ветствующими информационными входа- ми первого сомножителя первого матричного умножителя, отличающееся тем, что, с целью сокращения аппаратурных затрат в него введены группа элементов НЕ, блок приближенного вычисления обратной величины и блок синхронизации, выход которого соединен с синхровхо- дом первого сумматора, выходы которого соединены с соответствующими информационными входами второго сомножителя первого матричного умножителя, выходы которого соединены соответственно с входами элементен НЕ группы, выходы J ;oтopыx соединены с соответствующими входами первого слагаемого второго сумматора, входы второго слагаемого которого соединены соответственно с выходами регистра делимого, а вход переноса - с входом логической единицы устройства, управляющий вход которого соединен с входами разрешения записи регистров делимого и делителя и входом сброса первого сумматора, информационные входы которого соединены соответственно с выходами второго матри шого умножителя, информационные входы первого сомножител котоIBId

0

5

0

5

0

рого соед1иены с соответствующими выходами блока приближенного вычисления обратной величины, входы которого соединены с соответствующими выходами регистра делителя, выходы второго сумматора соединены с соответствующими информационными входами второго сомножителя второго матричного умножителя и входами блока синхронизации.

2, Устройство по п. 1, отличающееся тем, что блок приближенного вычисления обратной величины содержит группу элементов НЕ и комбинационный сумматор, причем входы блока, кроме первого, соответствующего старшему разряду делителя, соединены соответственно с входами элементов НЕ группы, выходы которых и первый вход блока соединены с соответствующими входами первого слагаемого комбинационного сумматора со сдвигом на один разряд в сторону старших разр5здов, входы второго слагаемого которого соединены с входом логического нуля устройства, вход логической единицы которого соединен с входами переноса и младшего разряда первого слагаемого комбинационного сумматора, выходы которого соединены с соответствующими выходами блока.

17

19

/О

фиг. 2

2Q

Фиа.З

20

2f

фиг.

Ъ2