Устройство для откладки программ Советский патент 1989 года по МПК G06F11/28 

Јь

Изобретение относится к области вычислительной техники и может быть использовано в процессе отладки программ задач СЦВМ. Цель изобретения- сокращение объема отладочной памяти. Цель достигается за счет введения одноразрядного блока памяти. Устройство содержит блок 1 отладочной памяти, блок 2 элементов ИЛИ, триггер 3, дешифратор 4, блоки 5₁-5_п постоянной памяти, элементы 6,7 задержки, одноразрядный блок памяти 8, регистр базового адреса 9,регистр адреса 10, элементы И 18,17. Изобретение позволяет увеличить объем отлаживаемых программ при небольшой информационной емкости отладочного блока памяти путем модификации адреса отладочного блока и замещения последним любого из нескольких постоянных запоминающих блоков. 1 ил.

СП

оэ

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессе отладки программ задач специализированных цифровых вычислительных машин (СЦВМ) или систем для обработки цифровых данных, работающих в реальном масштабе времени.

Цель изобретения - сокращение объема отладочной памяти.

На чертеже показана блок-схема устройства.

Устройство содержит блок 1 отладочной памяти, блок 2 элементов ИЛИ, триггер 3, дешифратор 4, блоки 5,- 5 (, постоянной памяти, элементы 6 и 7 задержки, одноразрядный блок 8 памяти, регистр 9 базового адреса, регистр 10 адреса, первый адресный вход 11, второй адресный вход 12, вход 13 опроса считывания, вход 14 опроса записи, информационный вход 15, информационный выход 16 и элементы И 17 и 18.

Устройство работает следующим образом.

В блок 1 отладочной памяти производится загрузка исходного варианта программы, подлежащей отладке, для чего на информационный вход 15 и на адресный вход 12 устройства подаются соответственно коды командных слов и их текущие адреса, а на вход 14 - сигналы записи. Затем в одноразрядном блоке 8 памяти оператором или с помощью операционной системы производится формирование (запись) единицы в той ячейке блока 8„ адрес которой соответствует базовому адресу (или номеру) замещаемого блока (ПЗБ) 5, - 5ц. После этого устройство пре- водится в режим отладки программ и отработки алгоритмов СЦВС, для чего на входы 12 и 11 из ЦВМ подается код текущего и базового адресов, а на вход 13 - сигнал опроса считывания. Значения текущего и базового адресов запоминаются соответственно в регистрах 10 и 9. Сигнал опроса считывания с входа 13 устройства, поступая на первый вход блока 8, вызывает считывание информации (признака необходимости замещения) с блока 8, причем адрес считываемой ячейки определяет10

15

20

25

состояние. Одновременно с этим сигнал опроса считывания, задержанный с помощью элемента 6 на время завершения переходных процессов в блоке 8 и переключения триггера 3, поступает на пераые входы элементов И 17 и 18 и по разрешению, выставленному триггером 3 для элемента И 18, проходит на выход этого элемента. Сигнал опроса с выхода элемента И 18 поступает на четвертый вход блока 1 отладочной памяти и на вход элемента 7 задержки. В первом случае его появление вызывает считывание команды отлаживаемой программы с блока 1 и передачу ее через блок 2 на выход устройства. Во втором случае сигнал опроса, задержанный элементом 6, подается на второй вход триггера 3 и устанавливает его в исходное состояние, которое при работе устройства с блоком 1 отладочной памяти сохраняется до прихода очередного сигнала опроса.

Если в ячейке одноразрядного блока 8 памяти по адресу, выставленному регистром 9, записан О, то появление очередного сигнала опроса не приводит к считыванию с блока 8 информации, указывающей на необходимость замещения отладочным блоком одного из блоком ПЗБ. Триггер 3 сохраняет свое исходное состояние, обеспечивая прохождение сигнала опроса через элемент И 17 на вход дешифратора 4 и далее на один из входов блоков 5,- 5h. В результате командная информация, зафиксированная в ПЗБ, считывается из выбранного блока и через 40 блок 2 поступает на выход 16 устройства.

Формула изобретения

45

Устройство для отладки программ,

содержащее регистр адреса, регистр базового адреса, п блоков постоянной памяти, блок отладочной памяти, де- 50 шифратор, триггер, два элемента задержки, два элемента И, блок элементов ИЛИ, причем вход опроса устройства через первый элемент задержки соединен с первыми входами первого

30

35

ся значением кода, хранящегося в ре- 55 и ВТ°РОГО элементов И, вторые входы гистре 9, Признак необходимости за- которых соединены соответственно с мещения, считанный с блока 8, заломи- прямым и инверсным выходами триггера, нается в триггере 3, который в этом нулевой вход которого соединен через случае устанавливается в единичное второй элемент задержки с выходом

5

0

5

состояние. Одновременно с этим сигнал опроса считывания, задержанный с помощью элемента 6 на время завершения переходных процессов в блоке 8 и переключения триггера 3, поступает на пераые входы элементов И 17 и 18 и по разрешению, выставленному триггером 3 для элемента И 18, проходит на выход этого элемента. Сигнал опроса с выхода элемента И 18 поступает на четвертый вход блока 1 отладочной памяти и на вход элемента 7 задержки. В первом случае его появление вызывает считывание команды отлаживаемой программы с блока 1 и передачу ее через блок 2 на выход устройства. Во втором случае сигнал опроса, задержанный элементом 6, подается на второй вход триггера 3 и устанавливает его в исходное состояние, которое при работе устройства с блоком 1 отладочной памяти сохраняется до прихода очередного сигнала опроса.

Если в ячейке одноразрядного блока 8 памяти по адресу, выставленному регистром 9, записан О, то появление очередного сигнала опроса не приводит к считыванию с блока 8 информации, указывающей на необходимость замещения отладочным блоком одного из блоком ПЗБ. Триггер 3 сохраняет свое исходное состояние, обеспечивая прохождение сигнала опроса через элемент И 17 на вход дешифратора 4 и далее на один из входов блоков 5,- 5h. В результате командная информация, зафиксированная в ПЗБ, считывается из выбранного блока и через 0 блок 2 поступает на выход 16 устройства.

0

5

Формула изобретения

Устройство для отладки программ,

содержащее регистр адреса, регистр базового адреса, п блоков постоянной памяти, блок отладочной памяти, де- шифратор, триггер, два элемента задержки, два элемента И, блок элементов ИЛИ, причем вход опроса устройства через первый элемент задержки соединен с первыми входами первого

первого элемента И, информационные вход и выход регистра базового адреса подключены соответственно к первому адресному входу устройства и информационному входу дешифратора, информационный вход регистра адреса является вторым адресным входом устройства, отличающееся тем, что, с целью сокращения объема отладочной памяти, устройство содержит одноразрядный блок памяти, причем адресный вход и вход считывания одноразрядного блока памяти соединены соответственно с выходом регистра базового адреса и входом опроса устройства, выход одноразрядного блока памяти соединен с единичным входом триггера, выход второго элемента И

соединен с тактовым входом дешифратора, выходы которого соединены с входами считывания соответствующих блоков постоянной памяти, выход регистра адреса соединен с адресными входами блоков постоянной памяти и блока отладочной памяти, вход считывания блока отладочной памяти соединен с выходом первого элемента И, выходы блоков постоянной памяти и блока отладочной памяти соединены с соответствующими входами блока элементов ИЛИ, выход которого является информационным выходом устройства, вход записи и информационный вход блока отладочной памяти являются соответственно входом записи и информационным входом устройства.