Устройство для модификации адреса зон памяти при отладке программ Советский патент 1987 года по МПК G06F11/28 

ваемой системы зон, имитирующих ре- альные абоненты. С этой целью кроме коммутатора 1, регистра 2 адреса, первого, второго элементов И 3, 4, первого, второго и третьего элементов И-НЕ 5, 6, 9, первого и второго

.-

1

Изобретение относится к цифровой вычислительной технике и может быть использовано при отладке программ специализированных цифровых вычислительных систем (СЦВС).

Цель изобретения - сокращение объема отладочной памяти и расширение функциональных возможностей.

На фиг. 1 представлена блок-схема устройства для модификации адре сов при отладке программ; на фиг.2 - функциональная схема коммутатора; на фиг. 3 - блок-схема отлаживаемой СЦВС, вариант.

Устройство содержит коммутатор 1, регистр 2 адреса, первый элемент ИЗ второй элемент И 4, первый элемент И-НЕ 5, второй элемент И-НЕ 6, первый 7 и второй 8 регистры базового адреса, третий элемент И-НЕ 9, элемент 2 И-ИЛИ-НЕ 10, дешифратор 11 базового адреса, первый 12, второй 1 Iтретий 14 элементы НЕ, первый 15 и второй 16 триггеры зон, вход 17 за- писи устройства, вход 18 чтения устройства, информационные входы/выходы 19 устройства, вход 20 пуска устройства, управляющий выход 21 записи устройства, вход 22 и выход 23 данных устройства, выход 24 младших разрядов адреса устройства, выход 25 старших разрядов адреса устройства ( базовый адрес), первый 26, второй 27, третий 28, четвертый 29 установочные входы устройства.

Коммутатор 1 (фиг. 2) содержит элемент И-НЕ 30, выход которого соединен с. входом элемента НЕ 31 и входом-выходом коммутатора 1, первый вход элемента И-НЕ 30 соединен с управляющим входом коммутатора 1, а второй вход - с входом данных коммутатора 1. Выход элемента НЕ 31 соединен с выходом данных коммутатора.

регистров 7, 8 базового адреса, элемента 2И-ИПИ-НЕ 10 устройство содержит дешифратор 11 базового адреса, первый, второй, третий элементы НЕ 12, 13, 14, .первый и второй триггеры 15, 16 зон. 3 ил.

to

0

5

45

30

40

Отладочная память (СП) содержит (фиг. 3) элементы НЕ 32 и элемент 33 памяти (ЭП). Управляющий вход ЭП через первый элемент НЕ соединен с управляющим входом СП, вход данных ЭП через второй элемент НЕ - с входом данных ОП, выход данных ЭП - с выходом данных ОП, вход старшего разряда адреса ОП соединен с прямым входом старшего разряда адреса и через третий элемент НЕ с инверсным входом данного разряда ЭП, вход младших разрядов адреса ОП соединен с прямым входом младшего разряда адреса и через четвертый элемент НЕ с инверсным входом данного разряда ЭП. Вход ВК элемента ЭП подключен к шине потенциала высокого уровня.

Рассмотрим работу устройства на примере отладки программ СЦВС (фиг.З), содержащей микроЭВМ Электроника В, имеющей интерфейс по ОСТ 11.305.903- 80, и, например, два абонента Аб и Аб. При этом входы/выходы 19 устройства соединены с двунаправленной шиной А/Д (адрес/данные) ЭВМ, вход 17 записи, вход 18 чтения и вход 20 пуска соединены соответственно с шинами ДЗП, ДТЧ, ОБМ ЭВМ через согласующие элементы НЕ, выполненные на ИМС 559 ИП2. Управляющий вход 21 устройства соединен с управляющим входом записи отладочной памяти. Вход 22 и выход 23 данных устройства соединены соответственно с выходом и входом данных отладочной памяти, выход 25 старших разрядов адреса и выход 24 младших разрядов адреса устройства соединены соответственно с адресными входами старших и младших разрядов отладочной памяти. Потенциал высокого уровня на управляющем выходе 21 устройства соответствует режиму записи данных в отладочную память, потенциал низкого уровня - режиму чтения из отладочной памяти.

Допустим, что в данной конфигурации отлаживаемой системы отсутствует второй абонент Аба, т.е. к ЭВМ подключен- реальный абонент A6i и вместо второго абонента Аба подключается зона отладочной памяти, определяемая базовым адресом, установленным на регистре 8. В начале работы в зависимости от конфигурации отлаживаемой системы по входам 28 и 29 производится установка триггеров 15 и 16, соответствующих зонам ОП, имитирующим в процессе отладки соответственно первый Аб, и второй Аб абоненты. По входам 26 и 27 производится установка регистров 7 и 8, определяющих базовый адрес зон отладочной памяти, вьщеленных для имитации первого и второго абонентов. В рассматриваемом варианте системы с выхода триггера 15 на второй вход элемента И-НЕ 5 поступает запрещающий потенциал низкого уровня, а с выхода триггера 16 на второй вход элемента И-НЕ 6 - разрешающий потенциал высокого уровня. В начале каждого цикла обмена (в адресной части цикла) на информационных входах/выходах 19 устройства устанавливается адрес-, который через элемент НЕ 31 коммутатора 1 переписывается в ре- гистр 2 по переднему фронту сигнала ОБМ, поступающему на вход 20.пуска устройства.

Старшие разряды адреса - базовьй адрес - (в рассматриваемом примере один разряд адреса) поступают на вход дешифратора 11 исходного базового адреса. Каждьй выход дешифратора 11 соответствует определенной Зоне отладочной памяти. В рассматриваемом примере потенциал низкого уровня на первом выходе дешифратора 11 соответствует выбору зоны отладочной памяти, имитирующей первый абонент Абу, соответственно по- -тенциал низкого уровня на втором выходе дешифратора 11 - выбору зоны, имитирующей второй абонент Аба.

Допустим, что на входы/выходы 19 устройства поступает с шин А/Д ЭВМ адрес абонента Аб. После расшифровки исходного базового адреса на первом выходе дешифратора 11 формируетO

5

0

5

0

5

0

5

0

5

ся потенциал низког о уровЕ{я, а на второй - высокого уровня. Соответственно на выходе элемента НЕ 12 и первом входе элемента И-НЕ 5 появляется потенциал высокого уровня, а на выходе элемента НЕ 13 и первом входе элемента И-НЕ 6 - потенциал низкого уровня. На выходе элемента И-НЕ 5 и первом входе элемента И-НЕ 9 формируется потенциал высокого уровня, на выходе элемента И-НЕ 6 и втором входе элемента И-НЕ 9 - также потенциал высокого уровня. При этом на выходе элемента И-НЕ 9, вторых входах элементов И 3 и 4 формируется запрещающий потенциал низкого уровня. На третьем и четвертом входах элемента 2И-ИЛИ-НЕ 10 формируется соответственно разрешающий потенциал высокого уровня и запрещающий потенциал низкого уровня. Соответственно на выход 25 устройства через элемент НЕ 14 передается от регистра 7 базовый адрес первой зоны ОП. Далее с информационных входов/выходов 21 устройства адрес снимается.

В режиме чтения данных на входе 17 записи -устройства и соответственно на первом входе элемента И 3 присутствует потенциал высокого уровня, а на вход 18 чтения и соответственно на первый вход элемента И 4 поступает сигнал высокого уровня ДЧТ. При этом на управляющий выход 21 устройства поступает потенциал низкого уровня, определяющий режим чтения из отладочной памяти, и производится чтение данных по- адресу, установленному на выходах 24 и 25 устройства (адрес первой зоны отладочной памяти), на вход 22 данных устройства. Так как на управляющем входе коммутатора 1 формируется запрещающий потенциал низкого уровня, данные из отладочной памяти с входа 22 устройства через элемент 30 коммутатора 1 на входы/выходы 19 устройства и соответственно на шины А/Д ЭВМ не проходят.

Таким образом, чтение данных из зоны отладочной памяти, имитирующей абонент A6i , на шины А/Д системы запрещено, что соответствует выбранной конфигурации отлаживаемой системы (абонент Аб, - реальный), т.е. чтение информации по указанному адресу может происходить только из ре- ал1)Ного абонента A6i .

В режиме записи данных на входе 18 чтения присутствует потенциал низкого уровня, а на вход 17 записи поступает положительный сигнал ДЗП

На управляющем выходе 21 устройства и управляющем входе коммутатора 1, как и в режиме чтения, сохраняется потенциал низкого уровня, что соответствует режиму чтения из отладочной памяти. Данные, прочитанные из отладочной памяти по адресу, установленному на выходах 24 и 25 уст|ройства (адрес первой зоны), с входа 22 данных через коммутатор 1 на вход/выход 19 не проходят. Следовательно, и в режиме записи обмен с отладочной памятью по адресу реального абонента Аб( не происходит.

Допустим, что при выбранной конфигурации отлаживаемой системы (абонент A6i - реальньш, абонент Лб - имитируется зоной отладочной памяти) на входы/выходы 19 устройства в адресной части цикла обмена с ЭВМ поступает адрес абонента Лб. По сигналу ОБМ, поступающему на вход 20 пуска, адрес переписывается в регистр 2. После-дешифрации стариШх разрядов адреса (базового адреса) на первом невыбранном выходе дешифратора 11 формируется потенциал высокого уровня, а на втором выбранном - низкого уровня. Соответственно на

выходе элементов НЕ 12 и первом входе элемента И-НЕ 5 появляется потенциал низкого уровня, а на выходе элемента НЕ 13 и первом входе элемента И-НЕ 6 - потенциал высокого уровня. На выходе элемента И-НЕ 5 и первом входе элемента И-НЕ 9 формируется потенциал высокого уровня, а на выходе элемента И-НЕ 6 и втором входе элемента И-НЕ 9 - потенциал низкого уровня. При этом на выходе элемента И-НЕ 9, вторых входах элементов И 3 и 4, четвертом входе элемента 10 формируется разрешающий потенциал высокого, уровня, а на третьем входе элемента 10 - запращаю- щий потенциал, низкого уровня.

Соответственно с выхода регистра 8 через элементы 10 и 16 на выход -25 старших разрядов адреса устройства проходит присвоенный базо- вьй адрес зоны отладочной памяти, имитирующий абонент Аб . Далее с ин

.

,

10

15

20

25

821406

формационных входов/выходов 19 устройства адрес снимается. В режиме чтения данных на входе 17 записи присутствует потенциал низкого уровня, а на вход -18 чтения поступает положительный сигнал ДТ4. При этом на управляющем, .выходе 21 устройства присутствует потенциал низкого уровня, соответствующий режиму чтения из отладочной памяти, и происходит чтение данных по адресу, у.с- тановленному на выходах 24 и 25 устройства, на вход 22 данных устройства. Так как при поступлении сигнала ДЧТ на выходе элемента И 4 и соответственно на управляющем входе коммутатора 1 формируется разрешающий сигнал высокого уровня, данные с входа 22 данР1ых устройства проходят через коммутатор 1 на вход/ выход 19 устройства.

Таким образом при выбранной конфигурации отлаживаемой системы происходит чтение информации по адресу абонента Абе из зоны отладочной памяти, отведенной для имитации абонента Аб .

В режиме записи после снятия адреса на входах/выходах 19 устройства устанавливаются данные, на входе 18 чтения устанавливается потенциал низкого уровня, на вход 17 записи поступает положительный сигнал записи ДЗП.

Так как на вторых входах элементов И 3 и 4 присутствует потенциал высокого уровня, соответственно на выходе элемента И 4 формируется запрещающий потенциал низкрго уровня, а на выходе элемента ИЗ, управляющем выходе 21 устройства - положительный сигнал, соответствующий режиму записи в отладочную память. В результате данные с входа/выхода 19 устройства через элемент НЕ 31 коммутатора 1 проходят на выход 23 данных устройства и далее записываются в отладочную память по адресу, установленному на выходах 24 и 25 уст- 50 ройства. В результате при выборе адреса имитируемого абонента Абг происходит обмен информацией между ЭВМ и зоной отладочной памяти, отведенной для имитации данного абонента.

30

35

40

45

55

Формула изобретения

. Устройство для модификации адреса зон памяти при отлядкг- программ.

содержащее коммутатор, регистр адреса, первьй и второй элементы И, первый, второй и третий элементы И-НЕ первый и второй регистры базового адреса, элемент 2И-1 1ПИ-НЕ, причем информационный вход-выход устройства через двустороннюю магистраль соединен с информационным выходом-входом коммутатора, входы записи, чтения и пуска устройства соединены соответст венно с первым входом первого элемента И, с первым входом второго элемента И, с входом записи регист ра адреса, выходы младших разрядов которого соединены с выходами младших разрядов адреса устройства,, информационный выход коммутатора соединен с информационным входом регистра адреса и является информационным выходом устройства, вход данных устройства соединен с входом данных коммутатора, выход второго элемента И соединен с управляющим входом коммутатора, первый и второй входы задания базового адреса устройства соединены с входами начальной установки соответственно первого и второго регистров базо-.

вого адреса, выходы которых соединены соответственно с первым и вторым входами элемента 2И-ИЛЙ БЕ, отличающееся тем, что, с целью

.расширения функциональных возможностей и сокращения объема отладочной

10

, .

15

20

25

30

памяти, в него введены дешифратор базового адреса, первый, второй и третий элементы НЕ, первый и второй триггеры зон, причем выход старших разрядов регистра адреса соединен с входом дешифратора базового адресо, первый и второй выходы которого соединены соответственно с входами первого и второго элементов НЕ, выход первого элемента НЕ соединен с первым входом первого элемента И-НЕ и третьим входом элемента 2И-ИЛИ-НЕ, выход второго элемента НЕ соединен с первым входом второго элемента И-НЕ и четвертым входом элемента 2И-ИЛИ-НЕ, выход которого через третий элемент НЕ соединен с выходом старших разрядов адресов устройства, выходы первого и второго элементов И-НЕ соединены соответственно с первым вторым входами третьего элемента И-НЕ, выход которого соединен с вторыми входами первого и второго элементов И, выход первого элемента И является выходом записи устройства, третий и четвертые входы задания ЗОНЕ подмены устройства соединены с входами установки соответственно первого и второго триггеров, ед1шич- ные выходы которых соединены с вторыми входами соответственно первого и второго элементов И-НЕ,

fpuz.2

Изобретение относится к области цифровой вычислительной техники и может быть использовано при отладке программ специализированных вычислительных систем. Целью изобретения является расширение функциональных возможностей и сокращение объема отладочной памяти за счет не используемых в данной конфигурации отлажу f/ (Л 1C 00 1C 1