Устройство цикловой синхронизации порогового декодера Советский патент 1989 года по МПК H04L7/08 

giue.J

3148

Изобретение относится к электросвязи, может быть использогано для цикловой синхронизации систематических сверточных кодов при передаче дис кретной информации по каналам связи и является усовершенствованием устройства по авт. ев, № 1124441,

Целью изобретения является повышение помехоустойчивости устройства.

На чертеже представлена структурная электрическая схема устройства цикловой синхронизации порогового декодера.

Устройство цикловой синхронизации порогового декодера содержит коммутатор 1, формирователь 2 проверочной последовательности, формирователь 3 синдромной последовательности, формирователь 4 сигнала ошибки, дополни- тельный-сумматор 5 по модулю два, элемент 6 совпадения, первый, второй и третий счетчики 7-9 импульсов, сумматоры 10-12 по модулю два, первый и второй элементы И11И-НЕ 13,14 и форми- рователь 15 тактовых импульсов.

Формирователь 4 сигнала ошибки содержит регистр 16 сдвига и мажоритарный блок 17.

Устройство цикловой синхронизации порогового декодера работает следующим образом, ,

В исходном состоянии в ячейки регистров формирователей 2 и 4 записываются нули. Первый и второй счетчи- ки 7 и 8 устанавливаются в нулевое состояние, а в третий счетчик 9 записывается число, равное начальному значению порога. Входная кодовая последовательность Y(D) в коммутаторе 1 разделяется на информационную последовательность I(D)+E1(D) с наложенным на нее аддитивным вектором ошибки и проверочную последовательность P(D)+ (D) с наложенным на нее своим век- тором ошибки. Информационная последовательность поступает в формирователь 2, где путем умножения на образующий полином f(D) из нее формируются символы проверочной последова- тельности, поступающие на формирователь 3, на который также поступают символы проверочной последовательности с коммутатора 1. При наличии цикловой синхронизации ветвей комму- татора 1 на выходе формирователя 3 формируется синдром вида E(D)f(13) + +Ео(D), из которого затем в формирователе 4 (в котором на выходе-мажоритарного блокл 17 вырабатывается сш- нал при наличии на его входах более двух единичных сигналов) формируется вектор ошибки Е (1)) , вероятность появления единичного символа в котором определяется качеством используемого канала связи. Этот вектор складывается в дополнитепьном сумматоре 5 с информационной последовательностью, поступающей на него из канала связи через коммутатор 1 и формирователь 2 Исправленная таким образом информационная последовательность I(D) выдается па выход устройства цикловой синхронизации порогового декодера.

Кроме того, символы вектора ошибки Е (U) поступают через элемент 6 совпадения на счетш ы вход первого счетчика 7 и заполняют его. Одновременно с формирователя 15 импульсы тактовой частоты через второй счетчи 8 поступают па счетный вход третьего счетчика 9, Коэффициент деления это- рого счетчика 8 выбирается таким образом, чтобы частота следования импульсов на его выходе была несколько выше предельно допустимой частоты следования ошибок в канале связи. Благодаря этому, а также тому, что при установке исходного состояния в третий счетчик 9 записывается первоначальное значение порога, его переполнение происходит быстрее, чем первого счетчика 7. При этом каждый раз после переполнения третьего счетчика 9 сигналом с его выхода через второй элемент ИЛИ-НЕ 14 первый и второй счетчики 7 и 8 снова устанавливаются в нулевое состояние, а в третий счетчик 9 записывается начальное значение порога.

При отсутствии цикловой синхронизации ветвей комммутатора 1 на выходе формирователя 3 формируется синдром вида I(D)f2 (D)+Ea(l))f(D)+I(D) + +EH(U), из которого в формирователе 4 формируется случайная последовательность с вероятностью, близкой к величине 0,8-0,9, Заполнение первого счетчика в этом случае происходит значительно быстрее, чем третьего счетчика 9. Благодаря этому в какой- то момент времени происходит совпадение кодов, записанных в разрядах первого и третьего счетчиков 7 и 9. Этот факт фиксируется сумматорами 10-12. Одновременное появление нупепых потенциалов на выходах сумматоров 10-12 приводит к формированию единичного потенциала на выходе первого элемента ИЛИ-НЕ 13, поступающего на управляющий вход коммутатора 1 . По этому сигналу происходит сдвиг ветвей коммутатора 1 и цикловая синхронизация восстанавливается. Число единичных символов в последовательности вектора ошибки Ef (D) резко уменьшает-jg ся, ив следующем цикле работы третий счетчик 9 снова заполняется быстрее первого счетчика 7. При этом сохраняется новое распределение ветвей коммутатора 1.15

Формула изобретения

Устройство цикловой синхронизации 20 порогового декодера по авт. св.

р 1124441, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены последовательно соединенные формирователь сигнала ошибки и дополнительный сумматор по модулю два, при этом выход формирователя синдромной последовательности подсоединен к первому входу элемента совпадения через формирователь сигнала ошибки, тактовый вход формирователя сигнала ошибки подключен к первому выходу формирователя тактовых импульсов, а второй вход дополнительного сумматора по модулю два подключен к дополнительному выходу формирователя проверочной последовательности, причем выход дополнительного сумматора по модулю два является дополнительным выходом устройства.

Изобретение относится к электросвязи. Цель изобретения - повышение помехоустойчивости. Устройство содержит коммутатор 1, формирователь 2 проверочной последовательности, формирователь 3 синдромной последовательности, формирователь 4 сигнала ошибки, состоящий из регистра 16 сдвига и мажоритарного блока 17, сумматоры 5, 10, 11 и 12 по модулю два, эл-т совпадения 6, счетчики 7, 8 и 9 импульсов, эл-ты ИЛИ-НЕ 13 и 14 и формирователь 15 тактовых импульсов. Входная кодовая последовательность разделяется в коммутаторе 1 на информационную и проверочную последовательности с наложенными на них векторами ошибки. При наличии цикловой синхронизации ветвей коммутатора 1 формирователем 3 формируется синдром, из которого формирователь 4 формирует вектор ошибки. В нем вероятность появления единичного символа определяется качеством используемого канала связи. Этот вектор складывается в сумматоре 5 с информационной последовательностью, поступающей на него из канала связи через коммутатор 1 и формирователь 2. Исправленная таким образом информационная последовательность выдается на выход устройства цикловой синхронизации порогового декодера. 1 ил.