Резервированное запоминающее устройство Советский патент 1989 года по МПК G11C29/00 

(Л

С

315011

Изобретение относится к вычислиельной технике, в частности к запо- инаюпц1м устройствам, и может быть спользовано для построения высоко- г адежных вьиислительных устройств.

Цель изобретения - повьшение на ежности устройства.

На фиг.1 представлена структурая схема резервированного запоми- ю ающего устройства; на фиг.2 - функиональная схема формирователя сигналов ошибки.

Устройство содержит (фиг.1) блоки 1,-1fj памяти, в качестве каждого из |5 которых может быть использована од- норазрядная БИС с информационной емкостью не менее, чём в три раза превышающую требуемую для решения задач, регистр 2 адреса, первьй 3, второй 4 0 и третий 5 регистры, мультиплексоры, показанное в виде блока 6 мультиплексоров, мажоритарные элементы 7 -7 , формирователь 8 сигналов ошибки,блок 9 управления резервированием, в сое- 25 тав которого входят элементы ШШ 10 и 102. Устройство также содержит формирователь 11 дополнительного адреса, состоящий из триггеров 12 и 13. В состав блока 9 входят также злемен- 30 ты 14 и 14г задержки и злемент ИЛИ 15.

Формирователь 8 сигналов ошибки содержит (см. фиг.2) в каждом разряде элемент И 16, элементы НЕ-И 17 и з5 18. Выходы элементов НЕ-И 18 образуют выход 19 наличия ошибки.

Устройство имеет адресные входы 20, информационные входы 21, информационные выходы 22, вход 23 обраще- .40 кия, выход 24 окончания цикла.

Устройство работает следующим образом,

В блоки 1 памяти производится запись информации, для чего они пере- 45 водятся в режим записи (входы записи, чтения на фиг.1 не показаны), а по входу 23 подается импульс обращения. По этому импульсу триггер 12 устанавливается в нулевое положение,триг-JQ гер 13 через элемент ИЛИ 10- - в единичное . В результате на выходах триггеров 12, 13 образуется двухразрядный дополнительный код адреса (01), которьй поступает на входы блоков 1 gj и управляюпще входы мультиплексоров 6. При этом входная информация с входов 21 устройства поступает на входы одноименных блоков 1 и импульсом об24

ращения через элемент ИЛИ 15 записывается в выбранную кодом адреса с адресного регистра 2 и дополнительным кодом адреса с триггеров 12 и 13 ячейку памяти БИС.

Далее по импульсу с выхода элемента 14, задержки триггер 12 через элемент ИЛИ 10. устанавливается в единичное состояние, а триггер 13 - в нулевое. При этом дополнительньш код адреса (10) с вькода триггеров 12 и 13 выбирает вторые каналы мультиплексоров 6 и входная информация с входов 21 на входы блоков 1 поступает со сдвигом на один разряд и импульсом обращения через элемент ИЛИ 15 записывается в блоки 1 в выбранные кодом адреса с адресного регистра 2 и дополнительным кодом адреса с триггеров 12 и 13 ячейки памят 1 БИС. По импульсу с выхода элемента 14 задержки триггеры 12 и 13 через элементы И1Ш 10.| и lOj устанавливаются в единичное состояние и открываются третьи каналы мультиплексоров 6. При этом входная информация с входов 21 на входы блоков 1 поступает со сдвигом на два разряда и импульсом обращения через элемент ИЛИ 15 записывается в выбранные кодом адреса С: адресного регистра 2 и дополнительным кодом адреса (11) ячейки памяти БИС. Таким образом, одна и та же информация оказывается записа нной в тройку адресов разных блоков 1 памяти. В случае применения постоянных блоков 1 памяти запись информации производится по тому же принципу.

При считывании информации (блоки 1 переводятся в режим считывания) импульс обращения, приходяш ий на вход 23,. проходит через элементы задержки 14 , г устанавливаеу триггеры 12 и 13 последовательно в состоянии 01, 10, 11, а также через элемент ИЛИ 15 считывает информацию по адресам, определяемым кодом адреса регистра 2 .и дополнительным кодом адреса с выхода триггеров 12 и 13. По окончании цикла считывания в регистрах 3, 4 и 5 поразрядно устанавливается (при условии исправности блоков 1) одинаковая информация и через мажоритарные эле- м.енты 7 передается на выходы 22 устройства. Импульс с выхода 24 может быть использован для контроля окончання обращения к устройству. При отсутствии ошибок, т.е. при одинаковой информации поразрядно с выходов регистров 3, 4, 5 у формирователя 8 сигналов ошибки единица присутствует либо на выходе элемента И 16, либо на выходе элемента НЕ-И 17 соответственно на выходе элемента НЕ-И 18 соответствующего разряда сигнал ошибки отсутствует.

При наличии ошибки происходит несовпадение на входах как элементов И 16, так и НЕ-И 17, в результате на выходе элемента НЕ-И 18 появляется сигнал ошибки соответствующего разряда. Этот сигнал дает информацию о неисправности резерва и может быть использован для ремонта блоков 1 памяти на стадиях настройки испытаний и при штатной эксплуатации (неисправная БИС определяется по неисправности разряда одного из трех регистров 3,4,5).

Устройство позволяет исправлять как одиночные ошибки по одному разряду за счет мажоритирования элементами 7, так и ошибки, возникающие за цикл считывания по нескольким разрядам. Поскольку за каждьй цикл счйты- вания по каждому разряду исправляется одна ошибка, то устройство позволяет за цикл считывания исправить до п ошибок, где п - число разрядов. Важной.является возможность исправления устройством оши.бок, имеющих корреляционную зависимость. Например, при возникновении неисправности в какой-либо БИС. по одному адресу и за счет деградации кристалла, при распространении ее НЗ другие адреса-этой БИС устройство исправляет все эти ошибки,поскольку в каждом цикле считывания эта БИС только один раз задейство- вана, а в остальных двух случаях информация считывается с других БИС. Таким образом, даже полный отказ или

изъятие этой БИС за счет исправления оимбок не приводит к отказу устрой- ства в целом и на выход 22 выдается достоверная информация.

Формула изобретения

Резервированное запоминающее устройство, содержащее блоки памяти, с первого по третий регистры, мажоритарные элементы, блок управления ред

0

5 о

«

0

5

5

зервированием, причем мпадише адресные входы блоков памяти поразрядно объединены и являются адресными входами устройства, входы записи-чтения блоков памяти объединены и являются входом задания режима з стройства, входы выборки блоков памяти подключены к первому выходу блока управления резервированием, второй выход ко- торого является выходом окончания цикла устройства, с третьего по пятый выходы блока управления резервированием подключены соответственно к управлякяцим входам первого, второго и третьего регистров, вход запуска блока управления резервированием является входом обращения устройства, выходы регистров подключены к соответствующим входам мажоритарных элементов, выходы которых являются информационными выходами устройства, отл И чающееся тем, что, с целью повышения надежности устройства, в него введены мультиплексоры, форьшрователь дополнительного адреса и формирователь сигналов опшбки, выход которого является выходом наличия ошибки устройства, входы формирователя сигналов ошибки подключены к соответствующим выходам регистров, выходы блоков памяти подключены к соответствующим разрядам информационного входа первого регистра, выход i-го блока памяти (i 3, п, где п - число блоков памяти) соединен с (i-l)-M разрядом информационного входа второго регистра и с (i-2)-M разрядом информационного входа третьего регистра, выход первого блока памяти соединен с п-м разрядом информационного входа второго и (п-1)-м разрядом информационного входа третьего регистра, выход второго блока памяти соединен с первым разрядом информационного входа второго и п-м разрядом информационного входа третьего регистра, выходы формирователя дополнительного адреса подключены к старшим адресным входам блоков памяти, установочные входы формирователя дополнительного адреса подключены к выходам с шестого по девятый блока управления резервированием, первые информацр19нные входы мультиплексоров являются информационными входами устройства, второй инфо{)мационньй вход i-ro мультиплексора соединен с (i-l)-M разрядом ийформационного входа устройства, третий информационный вход i-ro мультиплексора соединен с (1-2.)-м разрядом информационного входа устройства,второй и третий информационные входы первого мультиплексора подключены соответ- ственно к п-му и (п-1) -му разрядам информационного входа устройства,второй и третий информационные входы второго

мультиплексора подключены соответственно к первому и п-му разряду информационного входа устройства, управляющие входы мультиплексоров, подключены к выходу формирователя дополнительного адреса, выходы мультиплексоров соединены с информационными входами соответствуюпщх блоков памяти.

Изобретение относится к вычислительной технике, может быть использовано для построения высоконадежных вычислительных систем. Цель изобретения - повышение надежности устройства путем исправления многократных ошибок. Запоминающее устройство содержит блоки 1 памяти, регистр 2 адреса, регистры 3,4,5 блок 6 мультиплексоров, мажоритарные элементы 7, формирователь 8 сигнала ошибки, блок 9 управления резервированием и формирователь 11 дополнительного адреса. Блок 9 содержит элементы ИЛИ 10₁ и 10₂, элементы 14₁ и 14₂ задержки и элемент ИЛИ 15, формирователь 11 - триггер 12 и 13. 2 ил.

.2

Составитель В.Рудаков Редактор М.Недолуженко Техред М.Ходанич Корректор М.Пожо

Заказ А879/51 Тираж 558Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5