Полупроводниковое оперативное запоминающее устройство Советский патент 1989 года по МПК G11C11/40 

®ftr

: LJ©n

fr

ел

со

о

4ib

15

Изобретение относится к вычислительной тех1шке и может быть использовано при проектировании запоминающих устройств.

Целью изобретения является повьше- ние надежности устройства за счет сокращения времени замены дефектной строки на резервную.

На чертеже изображена схема уст- ройства.

Полупроводниковое оперативное запоминающее устройство содержит дешифратор 1, основные элементы 2 памяти, первые 3 и вторые 4 элементы НЕ,эле- менты ИЛИ-НЕ 5, элементы ИЛИ 6, резервные элементы 7 памяти, информационные входы-выходы 8 устройства, адресные входы 9 устройства. Основные и резервные элементы памяти образуют строки матрицы, число которых равно пит соответственно.

Устройство работает следующим образом.

На адресных входах 9 устройства устанавливают код адреса, в соответствии с которым возбуждается соответствующий выход дешифратора 1. Сигнал на выходе дешифратора 1 инвертируется двазвды элементами НЕ 3 и 4 и без изменения фразировки поступает на адресные входы основных элементов 2 памяти, соответствующей строки. Открываются адресные транзисторы в основных элементах 2 памяти, и становятся возможными запись в выбранные основные элементы 2 памяти информации, установленной на информационных входах- выходах 8 устройства, или считывание информации из нихо

При возникновении в устройстве дефекта, проявляющегося в виде замыкания адресной шины строки накопителя на подложку в результате пробоя под- затворного диэлектрика одного из адресных транзисторов основного элемента 2 памяти, адресная шина всегда имеет -потенциал подложки. Это приводит к невозможности доступа в основные элементы 2 памяти по данному адресу (блокировке :строки), так как адресные транзисторы всех элементов 2 строки закрыты, хотя соответствующий выход дешифратора 1 возбужден. Если соответствующий выход дешифрато20

25

30

35

40

45

50

как адресная шина строки имеет нап ряжение логического О в результа замыкания затвора одного из адресны транзисторов на подложку, то и соо ветствующий выход второго элемента 4 также имеет уровень напряжения л гического О. В результате на оба выхода соответствующего элемента Ш НЕ 5 поступают сигналы логического О, а на его выходах формируется сигнал логической 1. Этот сигнал поступает на соответств тощий вход элемента ИЛИ 6, выход которого воз буждает соответствующую адресную ши ну строки, подключенную к адресным входам резервных элементов 7 памяти составляющих резервную строку Таки образом, происходит замещение дефек ной строки резервной. Вместо основ ных элементов 2 памяти, подключенны к дефектной адресной шине, для записи, хранения и считывания информа ции используются резервные элементы 7 памяти.

Каждая резервная строка матрицы может заменить любую из п/т основны строк матрицы соответствующей групп Число резервных строк матрицы опре деляется требуемым значением средн го времени наработт-п на отказ устр ства и может составлять 2 , 3 ,4,. . . ,п

Ф

ормула изооретени

Полупроводниковое оперативное запоминающее устройство, содержащее дешифратор и матрицу элементов памя ти, причем в каждом столбце матрицы разрядные выводы элементов памяти являются соответствующими информаци онными входами-выходами устройства отличающееся тем, что, целью повышения надежности устройст ва за счет сокращения времени замен дефектной строки матрицы на резервную, устройство содержит п пар посл довательно соединенных элементов НЕ где п - число основных строк матриц вход первого элемента НЕ каждой пар соединен с соответствующим выходом дешифратора, а выход второго элемен та НЕ - с адресными входами элементов памяти соответствующей основной строки матрицы, п элементов ИЛИ-НЕ

ра 1 возбузвден, Тое. на нем сформиро- входы которых соединены с выходами

ван сигнал логической 1, то на входе второго,элемента НЕ 4 устанавли- вается сигнал логического О. Так

злементов НЕ соответствующих пар, и m элементов ИЛИ (т - число резервны строк матрицы, m 2,3,4,.„., п/2)

з

0

5

0

как адресная шина строки имеет напряжение логического О в результате замыкания затвора одного из адресных транзисторов на подложку, то и соответствующий выход второго элемента НЕ 4 также имеет уровень напряжения логического О. В результате на оба выхода соответствующего элемента ШШ- НЕ 5 поступают сигналы логического О, а на его выходах формируется сигнал логической 1. Этот сигнал поступает на соответств тощий вход элемента ИЛИ 6, выход которого возбуждает соответствующую адресную шину строки, подключенную к адресным входам резервных элементов 7 памяти, составляющих резервную строку Таким образом, происходит замещение дефектной строки резервной. Вместо основных элементов 2 памяти, подключенных к дефектной адресной шине, для записи, хранения и считывания информации используются резервные элементы 7 памяти.

Каждая резервная строка матрицы может заменить любую из п/т основных строк матрицы соответствующей группы Число резервных строк матрицы определяется требуемым значением среднего времени наработт-п на отказ устройства и может составлять 2 , 3 ,4,. . . ,п/2 .

Ф

ормула изооретения

Полупроводниковое оперативное запоминающее устройство, содержащее дешифратор и матрицу элементов памяти, причем в каждом столбце матрицы разрядные выводы элементов памяти являются соответствующими информационными входами-выходами устройства, отличающееся тем, что, с целью повышения надежности устройства за счет сокращения времени замены дефектной строки матрицы на резервную, устройство содержит п пар последовательно соединенных элементов НЕ, где п - число основных строк матрицы, вход первого элемента НЕ каждой пары соединен с соответствующим выходом дешифратора, а выход второго элемента НЕ - с адресными входами элементов памяти соответствующей основной строки матрицы, п элементов ИЛИ-НЕ,

входы которых соединены с выходами

злементов НЕ соответствующих пар, и m элементов ИЛИ (т - число резервных строк матрицы, m 2,3,4,.„., п/2),

1531164

причем входы каждого элемента ИЛИ с адресными входами элементов памяти соединены с выходами соответствую- соответствующей резервной строки мат- щих n/m элементов ИЛИ-НЕ, а выход - рицы.

Изобретение относится к вычислительной технике. С целью повышения надежности в полупроводниковое оперативное запоминающее устройство введена одна резервная строка элементов памяти на группу основных строк элементов памяти накопителя. При этом накопитель может быть разбит на произвольное число групп строк. При замыкании адресной шины одной из строк накопителя на подложку происходит автоматическая блокировка дефектной строки и замена ее резервной. Для этого в устройство введены элементы НЕ 3, 4, ЭЛЕМЕНТЫ ИЛИ-НЕ 5 и элементы ИЛИ 5. 1 ил.