Дешифратор для запоминающего устройства с резервированием Советский патент 1988 года по МПК G11C11/40 G11C8/10 

4ib 1чЭ

СО

О)

/3

Изобретение относится к вычислиельной гехаикс и предназначено для 1спользопани5г, D БИС запоминающих устойстп.

Целью изобретения является nosbmie- ие Гзыстродействия дешифратора для апоминающего устройства с резервироанием,

11(1, и;ртеже показана схема предла IQ

р.смого да 1Т фратора.

Д,: ши :ратор содержит основные фор- y po iaгeJIИ 1 адреса, резервньй фор- D lpoJ дтeль 2 адреса, основные ключевые элементы 3, резервный ключевой 5 элемент 4 и элемент 5 блокировки. Основной формирователь 1 адреса и резервный формирователь 2 адреса имеют основной 6 и резервный 7 адресные входы, основные и резервный ключевые 20 имо. адресные входы 8, элемент блокировки - адресньп вход 9i осHontibie i резерв Н1п4 формировате- ji; а лрсса - устауювочный вход 10, Огповиыс и резсртзный ключевые эле- 25 менты состоят из перво.го 11 и второго 12 тр;;нг.5исторов и имеют соответственно адресные выходы 13 и 14.

Вход, 15 является первыг- установочным входом основных и резервных клю- -зп чевых элементов, вход 16 - вторым .. установочным входом основного ключевого элемента.. Элемент блокировку состоит из первого 17, второго 18, третьего 19, четвертого 20, пятого 21 и цтестого 22 транзисторов и имеет адресныГ вход 23 и установочный вход 24. На схеме также обозначены второй устаиовочны51 вход 25 дешифратора, прямо; вход 26 и инверсньй вход 27 . дешифратора, шина 28 питания и шина 29 нулевого потенциала. В ключевые элементы 3 и 4 и элемент 5 блокировки введены конденсаторы 30 для регулирования скорости разряда, например j. узлов 31 дешифратора.

Децжфратор работает следующим образом.

На адресные входы 6 подаются с входных инверторов (не показаны) комбинации прямых и инверсных адресных сигналов. Для каждого формирователя 1 имеется своя комбинация адресных сигналов, при которой на выходе формирователя появляется сигнал.

Сигнал па адресном входе р.езервно-55 го формирователя 2 адреса подается с программируемого блока сравнения - основного и резервного адресов (не

.

5

показан.) . Этот блок выполняет две функции: запоминание адреса дефектного элемента накопителя и поразрядное сравнение кода входных инверторов с кодом адреса дефектного элемента накопителя. При совпадении этих кодов на соответствующ1ш адресный вход 7 подается сигнал логического нуля, в противном случае - сигнал логической единицы. Если адреса совпадают на всех разрядах адреса, то выбирается резервная ячейка, памяти . В исходном состоянии на первый и второй установочные входы 10 и 15 дешифратора подается сигнал логической единицы, на установочный вход 25 дешифратора, адресньй вход 6 основного формирователя 1 адреса, адресный вход 7 резервного формирователя 2 адреса, прямой и инверсный адресные входы 26 и 27 дешифратора подают сигнал логического нуля.

В случае несовпадения кодов входных инверторов и кода адреса дефектной ячейки деишфратор работает сле дуюпц м образом.

На первый установочный вход 10 дешифратора подается сигнал логического нуля. Затем с входных инверторо подается код адреса на адресные входы 6. У одного из основных формирог- вателей 1 адреса, код которого соответствует коду входного инвертора, ,на выходе присутствует сигнал логической единицы, при этом у остальных формирователей 1 на выходе - сигнал логического нуля.

На первом установочном входе 15 ключевого элемента 3 уровень логической единицы понижается до такой степени, чтобы он не был выше уровня напряжения на выходе основного формирователя адреса, но чтобы поддержат транзистор 11 в других элементах в открытом состоянии для разряда затвра второго.транзистора 12 ключевого

элемента.

В это же время на адресные входы 7 подается результат.сравнения кода основного адреса с кодом адреса резервного элемента. Если эти адреса не совпадают, то результатом сравнения является сигнал логической единицы, и затворы транзистора 12 ключевого элемента, транзистора 21 и транзистора 19 элемента 5 блокироз- ки разряжаются через резервный фор- ирователь 2 адреса до нулевого по

3

тенциала. Одновременно сигнал логической единицы подается на прямой 26 или инверсньй 27 адресные входы дешифратора и открывает второй (первый) транзистор 18 (17). Таким образом, транзистор 19 закрмт, и его затвор разряжается до нулевого потенциала, а на затворе транзистора 20 остается логическая единица. После этого на вход 25 подается логичекая единица, которая через открытые ключевой транзистор 20 и транзистор 12 заряжает выход 13 дешифратора до высокого потенциала только в выбранном элементе дешифратора.

При обращении по адресу дефектного основного элемента памяти, код адреса которого запомнен в блоке сравнения основного и резервного адресов, дешифратор работает следующим образом.

Блок сравнения, основного и резерного адресов подает на все резервны адресные входы 7 логический нуль. Н затворах транзисторов 12, 19 и 21 остается логическая единица. Затвор транзистора 20 через открытые транзисторы 18 и 19 разряжается до нулевого потенциала. Следовательно, на стоке транзистора 12 и на выходе 13 во всех основньк элементах дешифратора остается логический нуль, который подддерживается при помощи открытого транзистора 21. Происходит блокировка выбора основных элементо памяти. Логическая единица, поданна после этого на вход 25 дешифратора через открытьй ключевой транзистор 12 заряжает выход 14 дешифратора до уровня сигнала на входе 25 дешифрат ра.

Работа дешифратора описана для п-канальных транзисторов. Аналогичное устройство может быть выполнено на транзисторах с каналом р-типа.

Формула изобрет.ения

Дешифратор для запоминающего устройства с резервированием, содержащий основные и резервный формирователь адреса, адресные входы которых являются соответственно основными и резервустановочные входы основньк и ре ного формирователей адреса объед ны и являются установочным входо дешифратора, основные и резервны ключевые элементы, адресные вход торых соединены соответственно с ресными выходами основных и резе ного формирователей адреса, адре выходы основных и резервного клю вых элементов являются соответст но основными и резервными адресн выходами дешифратора, первый уст вочный вход резервного ключевого элемента является вторым установ входом дешифратора, элемент блок ки на первом и втором транзистор истоки которых объединены, треть транзисторе, затвор которого явл ся адресным входом элемента блок ровки, четвертом ключевом транзи ре, затвор которого соединен с и ком третьего транзистора, пятом зисторе, затвор, исток и сток ко го соединены соответственно с за ром третьего, стоком четвертого шиной нулевого потенциала дешифр ра, шестом транзисторе, затвор к рого является установочным входо 30 элемента блокировки, исток и сто соединены соответственно с шиной тания дешифратора и истоком трет транзистора, установоч1гьй и адре входы элемента блокировки соедин соответственно с установочным вх и адресным выходом резервного фо рователя адреса, отличающ с я тем, что, с целью повьш1ения родействия дешифратора, вторые у новочные входы ocHOBHbtx и резерв ключевых элементов объединены и разуют третий установочный вход шифратора, первые установочные в основных и первьй установочньй в резервного ключевых элементов со нены соответственно со стоком и током четвертого транзистора эле та блокировки, стоки первого и в рого транзисторов элемента блоки ки соединены с шиной нулевого по циала дешифратора, сток третьего транзистора соединен с истоком в го транзистора, затворы первого второго транзисторов элемента бл ровки являются соответственно пр

45

50

ным адресными входами дешифратора, и инверсным входами дешифратора.

0

5

0

25

установочные входы основньк и резервного формирователей адреса объединены и являются установочным входом дешифратора, основные и резервный ключевые элементы, адресные входы которых соединены соответственно с адресными выходами основных и резервного формирователей адреса, адресные выходы основных и резервного ключевых элементов являются соответственно основными и резервными адресными выходами дешифратора, первый установочный вход резервного ключевого элемента является вторым установочным входом дешифратора, элемент блокировки на первом и втором транзисторах, истоки которых объединены, третьем транзисторе, затвор которого является адресным входом элемента блокировки, четвертом ключевом транзисторе, затвор которого соединен с истоком третьего транзистора, пятом транзисторе, затвор, исток и сток которого соединены соответственно с затвором третьего, стоком четвертого и шиной нулевого потенциала дешифратора, шестом транзисторе, затвор которого является установочным входом 0 элемента блокировки, исток и сток соединены соответственно с шиной питания дешифратора и истоком третьего транзистора, установоч1гьй и адресный входы элемента блокировки соединены соответственно с установочным входом и адресным выходом резервного формирователя адреса, отличающий- с я тем, что, с целью повьш1ения быстродействия дешифратора, вторые установочные входы ocHOBHbtx и резервных ключевых элементов объединены и образуют третий установочный вход дешифратора, первые установочные входы основных и первьй установочньй вход резервного ключевых элементов соединены соответственно со стоком и истоком четвертого транзистора элемента блокировки, стоки первого и второго транзисторов элемента блокировки соединены с шиной нулевого потенциала дешифратора, сток третьего транзистора соединен с истоком второго транзистора, затворы первого и второго транзисторов элемента блокировки являются соответственно прямым

35

0

45

0

и инверсным входами дешифратора.

Изобретение относится к вычислительной технике и предназначено для использования в БИС запоминающих устройств. Целью изобретения является повышение быстродействия дешифратора для запоминающего устройства с резервированием. Дешифратор содержит основные формирователи 1 адреса, резервный формирователь 2 адреса, основной ключевой элемент 3, резервный ключевой элемент 4, элемент 5 блокировки. Основной и резервный ключевые элементы состоят из первого транзистора 11 и второго транзистора 12. Элемент блокировки состоит из первого транзистора 17, второго транзистора 18, третьего транзистора 19, четвертого транзистора 20, пятого транзистора 21 и шестого транз-истора 22. В ключевые элементы 3, 4 и элемент 5 блокировки введены конденсаторы 30 для регулирования скорости разряда узлов дешифратора, например, 31. 1 ил. S (Л

ВНИИПИ Заказ 5132/48

Произв.-полигр.. пр-тие, г. Ужгород, ул. Проектная, 4

Тираж 590 Подписное