Устройство для обнаружения пакетных ошибок Советский патент 1990 года по МПК G06F11/08 H03M13/05 

Фиг.1

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах с последовательным доступом повышенно- го быстродействия для обнаружения пакетных ошибок.

Цель изобретения - повышение быстродействия устройства.

На фиг. 1 изображена функциональ- ная схема устройства; на фиг. 2 - функциональная схема блока синхронизации; на фиг. 3 - функциональная схема блока формирования типа ошибки; на фиг. 4 - функциональная схема преобразования кодов.

Устройство для обнаружения пакетных ошибок (фиг. 1) содержит преобразователь 1 кодов, блок 2 синхронизации, блок 3 формирования типа ошибки, блок 4 сравнения, счетчик 5, вычислитель 6 адреса пакета ошибки, регистр 7 и дешифратор 8.

Кроме того, устройство имеет информационный вход 9, вход 10 выбора режима, вход 11 начальной установки и вход 12 синхронизации, информационные выходы 13-16 и управляющие выходы 17-19.

Блок синхронизации (фиг. 2) содер- жит счетчик 20, дешифратор 21, элементы И 22 к .23, НЕ 24 и ИЛИ 25.

Блок формирования типа ошибки (фиг. 3) содержит элементы ШШ-НЕ 26, ИЛИ 27, НЕ 28, И 29 и 30 и триггеры 31 и 32.

Преобразователь кодов (фиг. 4) содержит элементы НЕ 33 и 34, И-ИЛИ 35, И 36, сумматоры 37-41 по модулю два и триггеры 42-58.

Устройство работает следующим образом.

Перед приемом информации при кодировании и декодировании по входу начальной установки 11 происходит обнуление триггеров 43-58 преобразователя 1 кода, блока 2 синхронизации, блока 3 формирования тина ошибки, счетчика 5, регистра 7.

В качестве примера приведена структура преобразователя кода, реализующего кодирование/декодирование информации на основе кода Файра, задаваемого полиномом Р(х((хм + 1) (х5+ха+1) . Этот код позволяет обнаруживать 4-разрядные пакеты ошибок. Длина кода п 341 бит, количество проверочных разрядов 16. Количество триггеров соответствует количеству проверочных раз-

Q 5

0

5

0

5

0

5

0

5

рядов, сумматоры 37-41 располагаются после тех триггеров, которые соответствуют ненулевым степеням х в полиноме. Первая, вторая и четвертая части преобразователя кода выполняют функции индикатора ошибки, третья - триггеры 50-49 - предназначена для хранения пакета ошибки после его обнаружения.

При кодировании информация по входу 9 поступает в преобразователь 1 кода, который осуществляет формирование избыточных разрядов кода путем деления принимаемой информации на полином Р(х). Кодирование сопровождается подачей тактовых импульсов от блока 2. Впервые 341-16 325 тактов сдвиг информации в преобразователе 1 кода происходит при замкнутой обратной связи. По окончании приема информации сигнал со счетчика 20 через дешифратор 21 закрывает элемент И-ШШ 32, обратная связь размыкается, и полученные контрольные разряды по выходу 15 устройства сдвигаются и передаются на внешний накопитель. Через 341 такт работа устройства прекращается, поскольку элемент И 22 закрыт сигналом с второго выхода дешифратора 21.

При декодировании информация поступает в преобразователь 1 кода, где снова производится деление на порождающий полином. После того, как приняты все 341 разрядов, блок 3 фор мирования типа ошибки производит анализ содержимого триггеров 43-50. Если все триггеры в нуле, на выходе триггера 32 О, что означает, что ошибки нет. Если хотя бы один из триН геров 43-58 в 1, триггер 32 устанавливается в 1, т.е. в принятой информации содержится ошибка.

Но сигналу с триггера 32 содержимое триггеров 54-58 по выходам d записывается в регистр 7, сдвиг информации в преобразователе 1 кода продолжается подачей тактовых импульсов через элемент И 23.

С момента получения сигнала об ошибке идет подсчет тактовых импульсов в счетчике 5. Это продолжается до тех пор, пока блок 4 сравнения выработает сигнал совпадения содержимого триггеров 43-47 и 54-58, а элемента ИЛИ-НЕ 26 зафиксирует нулевое содержимое триггеров 48 и 49 (это означает, что ошибка зафиксирована). Если этого не произойдет за 11 тактов (), с дешифратора 8 по выходу 19 будет передан сигнал наличия некорректирующей ошибки.

Если ошибка зафиксирована, на выходе триггера 31 устанавливается 1. По этому сигналу прекращается подсчет импульсов в счетчике 5 и сдвиг информации в преобразователе 1 кода. Содержимое счетчика 5 передается по выходам 14, оно определяет номер первого ошибочного разряда в секторе j и составляет первую группу адресных входов вычислителя 6, реализованного на основе постоянного ЗУ. Триггеры 50-53 содержат пакет Ь(х), который передается по выходам 16 устройства. Выходы регистра данных 7 содержат синдром ошибки S(x). На выходе вычислителя 6 формируется номер сектора, содержащего пакет ошибки, представляющий собой результат умножения S(x)(x) , где (х) их есть полиномы, обратные Ь(х) и х, т.е. Ь(х) (х)1, по модулю

+Х2+1.

х +

Таким образом, обнаружение пакета ошибки и его положения происходит за (с-1)-й такт работы регистра сдвига плюс время обращения к ПЗУ.

Формула изобретения

Устройство для обнаружения пакетных ошибок, содержащее преобразователь кодов, первый вход которого является первым информационным входом устройства, блок сравнения, первые выходы преобразователя кодов соединены с первыми входами блока сравнения,

вторые выходы преобразователя кодов соединены с первыми входами вычисли-

,теля адреса пакета ошибки, выходы которого являются первыми информационными выходами устройства, первый вход счетчика является входом начальной установки устройства, выход счетчика - вторым информационным выходом устройства, отличающееся тем, что, с целью повышения быстро-

0

5

0

5

0

5

0

5

0

действия устройства, в него введены блок синхронизации, регистр, дешифратор и блок формирования типа ошибки, первый и второй выходы блока синхронизации соединены соответственно с вторым входом счетчика и первым входом блока формирования типа ошибки, первый и второй выходы которого соответственно со единены с вторым входом блока сравнения и с первыми входами блока синхронизации и регистра и с вторыми входами блока синхронизации и вычислителя адреса пакета ошибки и являются первым и вторым управляющими выходами устройства соответственно, третьи выходы преобразователя кодов соединены с вторыми входами блока формирования типа ошибки и регистра и с третьими входами блока сравнения, выход которого соединен с третьими входами блока формирования типа ошибки, четвертые и пятые входы которого подключены соответственно к первым и вторым выходам преобразователя кодов, четвертые выходы которого соединены с шестыми входами блока формирования типа ошибки, выходы регистра соединены с третьими входами вычислителя адреса пакета ошибки, четвертые входы которого и входы дешифратора подключены к выходам счетчика, третий и четвертый выходы блока синхронизации соединены соответственно с вторым и третьим входами преобразователя кодов, четвертый вход которого является входом выбора режима устройства, пятый вход преобразователя кодов, седьмой вход блока формирования типа ошибки и третьи входы блока синхронизации и регистра данных объединены и подключены к входу начальной установки устройства, четвертый вход блока синхронизации является входом синхронизации устройства, пятый и вторые выходы преобразователя кодов и выход дешифратора являются соответственно третьим и четвертыми информационными выходами и третьим управляющим выходом устройства.

Кбл.1 К5л.З

Изобретение относится к области вычислительной техники и может быть использовано в запоминающих устройствах с последовательным доступом повышенного быстродействия для обнаружения пакетных ошибок. Цель изобретения - повышение быстродействия устройства. Устройство для обнаружения пакетных ошибок содержит преобразователь 1 кодов, блок 2 синхронизации, блок 3 формирования типа ошибки, блок 4 сравнения, счетчик 5, вычислитель 6 адреса пакета ошибки, регистр 7 и дешифратор 8. 4 ил.

Фиг. 2

фиг.З

f