Устройство для сопряжения двух микроЭВМ с общей памятью Советский патент 1990 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано в двухмашинных вычислительных комплексах с общей памятью.

Цель изобретения - повышение быстродействия устройства.

На фиг. 1 и 2 показана блок-схема устройства; на фиг. 3, 4 - временная диаграмма работы устройства в режиме, когда первая ЭВМ выполняет цикл: ввод - модификация - вывод, а вторая ЭВМ - цикл Виод.

Устройство I соединено с общей памятью 2 и содержит узлы 3 и 4 согласования, общие шины 5 и 6 первой и второй микроэвм, регистры 7 и 8 адреса, узлы 9 и 10 дешифрации синхронизирующих сигнал ов, элементы ИП-12, первый и второй элементы НЕ 14 и 15, второй элемент ИЛИ 16, мультиплексор 17, первый и второй элементы задержки, образованные ключами 18 и 19 и- активно-емкостными цепочками 20 и 21, первый, пятый, восьмой, четвертый, третий, седьмой и шестой элементы

ИЛИ 22-28, третий - пятый элементы НЕ 29-31. Общая память 2 состоит из двух секций 32 и 33 памяти.

Устройство работает следующим образом.

Когда микропроцессорная система, связанная с общей шиной 5 (6) выставляет адрес на общей шине, она сопровождает его установкой в низкий уровень управляющего сигнала Обм.1 (Обм.). По переднему фронту этого сигнала, поданного на управляющий вход регистра 7(8), разряды адреса 1-12 с общей шины 5(6) записываются в регистр 7(8) адреса, разряды адреса 13-15, поступающие на информационные входы узла 9 (10), сравниваются в момент переднего фронта сигнала Обм 1 (Обм 2) с потенциалами настройки и при условии совпадения, а также состояния в этот момент нулевого разряда адреса вырабатываются сигналы выборки младшего байта памяти ВКО-1 (ВКО-2) и/или выборки старшего байта памяти ВК1-1 (ВК-2). При

в

9

СП СП

ел

Ю

байтовых операциях в зависимости от значения нулевого разряда адреса в момент переднего фронта Обм 1 (Обм 2) вырабатывается либо BKOS либо ВК1; при операциях со словом оба этих сигнала вырабатываются одновременно. Эти сигналы вырабатываются узлом 9(10) при операции Чтение (Ввод) с некоторой задержкой отно- сительно сигнала Обмен, а снимаются с некоторой задержкой относительно заднего фронта управляющего сигнала Данные чтения ДЧТ (ДЧТ2); при операции Запись (Вывод) эти сиг- налы вырабатываются с задержкой относительно переднего фронта сигнала Данные запись ДЗП1 (ДЗП2) и снимают ся с задержкой по заднему фронту этого управляющего сигнала шины.

При условии совпадения сигналов, принятых с шины адресов, с потенциалами настройки узел 9(10), получивший разрешение на связь обшей памяти 2 с шиной 5(6), вырабатывает сигнал Ответ (Отв) (Отв2), передний фронт которого формируется при достижении определенного потенциала на элементе задержки 20(21), время задержки опре- деляется параметрами резистивно-ем- костной цепи, которые подбираются для согласования работы устройства с памятью определенного . Открытый ключ 18(19) удерживает низкий потенциал на конденсаторе 20(21), подключенной к входу Задержка данных записи, Задержка данных чтения узла 9(10).

Конденсатор 20(21) получает возможность заряжаться когда запирается внутренний ключ узла 9(10) и когда запирается внешний ключ 18(19). Сигнал запирания внутреннего ключа узла 9(10) Формируется с некоторой задержкой относительно управляющих сигналов шины ДЗП1 (ДЗП2) ДЧТ1 (ДЧТ2), при условии выборки узлом 9(10) сигналов ВКО-1 (ВКО-2) и/или BK-1-I ()| внешний ключ 18(19) запирается по окончании сигнала Выполнено ВП1 ВП2 узла 3(4). Сигнал Выполнено вырабатывается в том случае, когда существует сигнал Выборка кристалла ВК1 (ВК2) на соответствующем входе узла 3(4) устройства.

Выходы регистра 7(8) адреса переводятся в активное состояние под возQ$ 0

.,,.

5

35

40

45

50

55

действием выходного сигнала Разр.1 (разр.2) с выхода элементов НЕ 30(31).

В исходном состоянии, когда ни одна из микро-процессорных систем не обращается к общей памяти 2 регистры. 7 и 8 находятся в состоянии отключенных выходов (высокоимпедансное состояние) из-за низких потенциалов сигналов Разр.1 и Разр.2 с выходов элементов НЕ 30 и 31; имеются высокие потенциалы на выходах элементов ИЛИ 25s 26, 23 и 28, так как на выходах элементов ИЛИ 16 и 22 присутствуют низкие потенциалы (входные сигналы элементов ИЛИ 16 и 22 имеют высокие потенциалы в отсутствие выходных сигналов ЗКО-1, ВК1-1, ВКО-2, KBi-2 узлов 9 и 10, а на входах элементов ИЛИ 23 и 28 имеются высокие потенциалы с выходов Выполнено ВП 2 узла 4 и Bill узла 3.. Высокие потенциалы с выходов элементов ИЛИ 23 (сигналы Выборка кристалла ВК1 и ВК2 узлов 3 и 4 переводят их входы-выходы в отключенное (высокоимпедансное) состояние. Таким образом, общая память 2 отключена от общих шин 5 и 6.

Если теперь, например, поступает сигнал Обм 1 (фиг. 2) от первой мик- роЭВМ, узел 9 при условии совпадения адреса на общей шине 5, (разряды АД 13-15) с потенциалами настройки вырабатывает сигналы ВКО-1 и/или BKl-1s поступающие на входы элемента ИЛИ 16 (логическая функция указана для сигналов низкого уровня)„ Высокий потен- циал с выхода элемента ИЛИ 16 -поступает на вход элемента ИЛИ 25. В этот момент на входе элемента ИЛИ 25 также имеется высокий потенциал с выхода элемента ИЛИ 23.

На входе элемента ИЛИ 25 имеется высокий потенциал с выхода Выполнено узла 3, так как сигнал Выполнено в начале обмена отсутствует. Совпадение трех высоких уровней сигналов на входах элемента ИЛИ 25 вызывает появление низкого потенциала на выходе, и, как следствие, появление сигнала выбор кристалла ВК1 на входе узла 3 и сигнала высокого уровня на выходе элемента НЕ 30э переводящего выходы регистра 7 в активный режим и подключающего адрес, принятый с первой общей шины 5, к адресным входам общей памяти 2 и ко входам выбора секции 32 или 33 памяти Низким по

тенциалом с выхода элемента ИЛИ 28, бистабильная схема элементов ИЛИ 23, 25, 26 и 28 будет удерживаться в состоянии низкого уровня на выходе I и высокого на выходе II в выходы элементов ИЛИ 25 и 26) пока не закончится операция по обмену памяти 2 с общей шиной 5, несмотря на сигналы, могущие поступить на входы элемента ИЛИ 26 при возникновении обращения к общей памяти 2 со стороны второй микроЭВМ. При этом на управляющем входе мультиплексора 17 осуществует высокий потенциал, подключающий на выходы мультиплексора сигналы с общей шины 5 и с узла 9, а именно сигналы ДЗГН , ДЧТ1, ВКО-1, ВК1-1. Сигнал с первого выхода мультиплексора 17 является сигналом ЗП/ЧТ общей памяти 2 и сигналом переключения направления передачи информации (С2) от общей шины 5 к памяти 2. Сигнал с второго выхода мультиплексора 17 является сигналом переключения направления передачи ин- формации (С1) от памяти 2 к общей шине в сигналы с первого и второго выходов мультиплексора 17 собираются на элементе ИЛИ 24 и стробируются на элементе И 13 сигналами Выполнено с узлов 3 и 4, собранных на элементе ИЛИ 27. Выходной сигнал элемента ИЛИ 13 стробирует проинвертированные на элементах НЕ 15 и 29 и прошедшие через мультиплексор 17 сигналы ВКО-1 и ВК1-1 на элементах И 11 и 12, формируя сигналы обращения к младшему (ВО) И/ИЛИ старшему (1) байтам общей памяти 2.

Бистибильная схема удерживается в этом состоянии до тех пор, пока не снимется (перейдет в состояние высокого уровня) сигнал Выполнено ВП1 с выхода узла 3, что свидетельствует о завершении передачи информации через узел 3.

Как видно из осциллограмм, приведен ных на фиг. 2, одновременно с работой общей памяти 2 с общей шиной 5, возникает запрос на обмен с общей памятью 2 со стороны второй микроЭВМ либо активного устройства, т.е. сигналы Обм 2, а затем ДЗП2 устанавливаются в активный низкий уровень. Узел 10 вырабатывает сигналы ВКО-2 и/или ВК1-2, поступающие на входы элемента ИЛИ 22, так как на входе элемента ИЛИ 26 имеется отрицательный сигнал ВК1 с выхода элемента ИЛИ 28, биста

10

15

20

25

бильная схема удерживается в состоянии, обеспечивающем подключение к общей памяти 2 первой микроЭВМ. После перехода сигналов ВКО-1 и/или ВК1-1 из состояния низкого потенциала в выл сокий на выходе элемента ИЛИ 25 устанавливается высокий потенциал, который, инвертируясь на элементе НЕЗО, . вызывает переход сигнапа Разр.1, з состояние низкого уровня, отключая тем самым выходы регистра 7 от входов адреса общей памяти 2. По завершении передачи информации через узел 3, что сопровождается переходом в состояние высокого уровня сигнала Выполнено Bill, устанавливается высокий1 уровень на пыходе элемента ЖГИ 28, т.е. сигнал высоким уровнем отключает узел 3 от общей памяти 2, а наличие трех сигналов высокого уровня на входах элемента ИЛИ 26 переводит его выход в состояние низкого потенциала, который инвертируясь на . элементе НЕ 31, превращается в сигнал Разр.2 высокого уровня. Этот сигнал переводит адресные выходы регистра 8 в активное состояние, подключая адрес обшей шины 6 к общей памяти 2. Низкий уровень выходного сигнала с выхода элемента ИЛИ 23 (сигнал ВК2) подключает к общей памяти 2 через узел 4 общую шину 6. Под действием низкого уровня на управляющем входе на выход мультиплексора 17 подключается вторая группа управляющих сигналов, а именно, ДЗП2, ДЧТ2, ВКО-2, ВК1-2, из которых формируются сигналы управления общей памятью 2 аналогично вышеизложенному. Таким путем, вторая микроЭВМ (или другое активное устройство) получает доступ к общей памяти 2 в момент выполнения первой микроЭВМ операции модификации, что 5 обеспечивает повышение общего быстродействия системы. По завершении операции с памятью второй микроЭВМ либо активного устройства аналогично изложенному сигнал Разр.2 переходит в низкий уровень Разр.1 - в высокий, и первая микроЭВМ получает возможность выдать модифицированные данные по ранее принятому адресу, т.е. завершить операцию. Формула изобретения

30

35

0

0

5

Устройство для сопряжения двух микроЭВМ с общей памятью, содержащее два узла согласования, первые группы

информационных входов-выходов которых являются соответствующими группами вКода-выхода устройства для подключения к адресно-информационным шинам первой и второй микроЭВМ, а вторые группы информационных входов-выходов оЬразуют группу входов-выходов устрой- ства для подключения к группе информационных входов-выходов общей памяти, два регистра адреса группы информационных и синхронизирующих входов которых являются соответственно группами входов и входами устройства для подключения к адресно-информационным и шинам синхронизации адреса первой и второй микроЭВМ, а группы вЬкодов образуют группу выходов устройства для подключения к группе адресных входов общей памяти, два узла дешифрации синхронизирующих сигналов, группы информационных входов которых являются соответствующими группами вводов устройства для подключения к

группы информационных входов мультиплексора соединены соответственно с первыми и вторыми входами первого и второго узлов дешифрации синхронизирующих сигналов и группами входов устройства для подключения к шинам синхронизации первой и второй микро- ЭВМ, выходы узлов согласования соедиIQ нены соответственно через первый и второй элементы задержки с входами сигнала стробирования вьщачи первого и второго узлов дешифрации синхронизирующих сигналов, первые и вторые

15 выходы которых подключены соответственно к первым и вторым инверсным входам первого и второго элементов ИЛИ, выходами соединенных соответственно с первыми входами третьего и

2Q четвертого элементов ИЛИ, инверсные выходы которых подключены соответственно к первым инверсным входам пятого и шестого элементов ИЛИ и через четвертый и пятьй элементы НЕ - к вхо

группам адресно-информационных и син- 25 дам разрешения чтения второго и пергруппы информационных входов мультиплексора соединены соответственно с первыми и вторыми входами первого и второго узлов дешифрации синхронизирующих сигналов и группами входов устройства для подключения к шинам синхронизации первой и второй микро- ЭВМ, выходы узлов согласования соединены соответственно через первый и второй элементы задержки с входами сигнала стробирования вьщачи первого и второго узлов дешифрации синхронизирующих сигналов, первые и вторые

выходы которых подключены соответственно к первым и вторым инверсным входам первого и второго элементов ИЛИ, выходами соединенных соответственно с первыми входами третьего и

Q четвертого элементов ИЛИ, инверсные выходы которых подключены соответственно к первым инверсным входам пятого и шестого элементов ИЛИ и через четвертый и пятьй элементы НЕ - к вхо

Изобретение относится к вычислительной технике и может быть использовано в двухмашинных вычислительных комплексах с общей памятью. Целью изобретения является повышение быстродействия. Устройство содержит узлы согласования, регистры адреса, узлы дешифрации синхронизирующих сигналов, элементы И, НЕ, ИЛИ, мультиплексоры, элементы задержки. 4 ил.

Иронизирующих шин первой и второй микроЭВМ, а первые выходы являются соответствующими выходами устройства для подключения к шинам ответа пер- аой и второй микроЭВМ, три элемента И, два элемента НЕ и элемент ИЛИ, Отличающееся тем, что,, 4 целью повышения быстродействия устройства, в него введены мультитшек- Йор, два элемента задержки, семь эле- Центов ИЛИ и три элемента НЕ5 причем выходы старших разрядов первого и второго регистров адреса соединены с входом первого элемента НЕ и являются выходом устройства для подключения к первому входу выборки общей памяти, &ыход первого элемента НЕ является Выходом устройства для подключения к второму входу выборки общей памяти, Лервый выход мультиплексора и инверсные выходы первого и второго элементов И являются соответствующими выводами устройства для подключения к входам записи-чтения и выборки младшего и старшего байтов общей памяти, Выходы второго и третьего элементов № подключены соответственно к первым входам первого и второго элементов И, вторыми входами соединенных с выходом третьего элемента И, первая и вторая

0

5

Q

5

0

вого регистров адреса, выход первого узла согласования соединен с первым инверсным входом седьмого элемента ИЛИ, вторым входом четвертого элемента ИЛИ и вторым инверсным входом шестого элемента ИЛИ, выход второго узла согласования соединен с вторыми инверсными входами седьмого и пятого элементов ИЛИ и вторым входом третьего элемента ИЛИ, третьи входы третьего и четвертого элементов ИЛИ подключены соответственно к инверсным выходам шестого и пятого элементов ИЛИ и входам выборки первого и второго узлов согласования, первые и вторые входы направления передачи которых соединены соответственно с первым и вторым выходами мультиплексора, упра-- вляющим входом подключенного к инвер сному выходу пятого элемента ИЛИ, первый и второй входы третьего элемента И подключены соответственно к вы- ,ходам седьмого и восьмого элементов ИЛИ, первый и второй инверсные входы восьмого элемента ИЛИ соединены соответственно с первым и вторым выходами мультиплексора, третий и четвертый выходы которого соединены соответственно с входами второго и третьего элементов НЕ.

Фм.1

02S05SI