Устройство для обнаружения и регистрации ошибок дискретного канала передачи и накопления информации Советский патент 1991 года по МПК H03M13/51 

Изобретение относится к вычислительной технике и может быть использовано для статистических исследований дискретных каналов связи и устройств накопления информации.

Цепь изобретения - повышение достоверности регистрации ошибок.

На фиг. 1 приведена структурная схема устройства; на фиг, 2 функциональная схема блока обнаружения ошибок, на фиг. 3 схема блока управления; на фиг. А схема счетчика на т; на фиг. 5 - схема счетчика ошибок.

Устройство для обнаружения и регистрации ошибок содержит блок 1 обнаружения ошибок, регистр 2 сдвига, m элементов И 3, m счетчиков 4. элемент ИЛИ 5, т-1 элементов ИЛИ-НЕ б, формировательь 7 импульсов, блок 8 промежуточной памяти. блок 9 управления, регистратор 10 и счетчик 11 с пересчетом на т. счетчик 12 ошибок. Блок обнаружения ошибок (см. фиг. 2) содержит генератор 13 тактовых импульсов. сумматоры 14 по модулю деа. мажооигарный элемент 15, сумматор по модулю два 16

и регистр 17 сдвига. Блок управления (см. фиг. 3).содержит формирователи импульсов 18-21, триггеры 22, 23 и элемент задержки 24 m-Счетчиков (см. фиг. 4) содержит элемент ИЛИ 25, элемент И 26, счетчик 27, формирователь 28 импульсов и дешифратор 29. Дешифратор 29 представляет собой набор логических элементов, на выходе которого имеется логинеская единица только при наличии на входе двоичного числа, равного т, в остальных случаях на выходе дешифратора 29 логический наблюдается нуль. Счетчик ошибок (см. фиг. 5) содержит элемент И 30 и счетчик 31. Формирователи блока 9 управления, счетчика 11 на m и формирователь 7 представляют собой ждущие мультивибраторы.

Устройство работает следующим образом.

Тестовый сигнал, представляющий собой псевдослучайную последовательность импульсов, поступает на вход регистра 17 блока 1 обнаружения ошибок. Сдвиг информации в регистре 17 осуществляется с помощью импульсов тактовой частоты

Ё

01

о

3

VJ

00

генератора 13 тактовых им, а длина регистра соотзетстпуе дгиие п :евдоспу чайной последовательности и равнап 2 1 где k - 3. ,l Состояние регистра 17 анализируется после каждого очередною такто вого импульса сумматорами 14 по модулю два количество которых рзрно (п 1)/2 и которые подключен между ссответстпук ци ми в .ходами региогрл 17 и входами мажоритарною элемента 15 с выхода которого результат поступает на вход сумматор 16 по модулю дра енно с выходной информацией регистра 17, где и формируется поток оч ибок причем п )гцческои единице сооте тстпуст ошибка, логическом/ нулю - отсутствие ошибки в данном ря-ряде входной информации Поток ошибок из бго- ка 1 оби фужи ;ия ошибок поступает ,а ре гистр2 сдтига длина которого соответствует максимальной априорной длине пакета

Ошибок i 1 ПТКРТНСИ 01) Пкс ДЛИНЫ 1П ООТветствуст последовательность ошибочной информации, сграничгнной ошибочными битами Например ПЗКРТНГ.Ч ошибка для m- 5 и сетвид

11111

10001

100. i

10101

1 0 1 1 i

1 1 J 0 1

11iOi

Пакеты сыт бок разделеим мажд/

СОбГ Й ,ЗОШИбО 1ЧЫМИ «Н , 2 сЗЛоММ ИН

формации дпичой не ,енее заранее оговоррнчой величины Я ПричемД т при максимальной ве/пчине т Например, при А- 9 информация t, виде 000000000011030000000010001001000000 000000 содержит одну пакетную ошибк/ длини 2 и одну пакетную ошибку /пины 8. Импул стми тактовой частоты генератора 1 со втс рого ьыхсдз бток 1 сон ружочил

ОШГбок ПРОИЗВОДИТСЯ СДВИГ nCTGf а ОШИбоК

в регистре 2 сдзига Выходы гсг разрядов рсгистоа 2 сдвига поступают ш т, опемснтов И 3 при (ем на элемент И 3 1 поступает си.- нал с выхода 1-го разряда регистр 2 сдвига что соответствует прохождению одиночной ошибки на элемент И 3 2 поступают сигналы с РЫХОДПЛ 1-го и 2-го разрядов регистра 2 сдвига что соответствует про охде(- ию двойных ошибок и i д. На элемент И Зт поступают сигналы с 1-го и m ro разрядов регистра 2 сдвига что соответствует прохождению пакета ошибок длины гч Рыходные сигнглы на m ЧЛРМ HTOL И 3 стробированнне импульсами такттчой частоты г генератора 13 блока А

обнаружения ошибок, поступают на входы С ютве ствующи/ m счетчиков 4 с помощью которых подсчитывается количество одиночных -1 1, двсйнь.х 4 2 и т д до длины m

п-чкетных ошибок На -входы .элементов ИЛИ-f L 6 поступают сигналы п выходов регистра 2 сдвига причем на элемент ИЛИ lt б 1 поступают сигналы с 2 го по т-ый выход регистра сдвига на элемент 14Л110 НЕ 6 К поступают сигналы с КН по т-ь й регистра 2 сдвига на элемент ИЛИ- НЕ 6 m-й поступает сигнал с т-ю выхода сс,гистр 9 2 сдвига Сигналы с выходов эле ментов ИЛИ-НЕ 6 поступают на входы со5 стпеггт-зующи.у элементов 14 3 Когда в 1, .К разрядах регистра 2 сдвига расположится пакет ошибок длины К но выходах элементов ИЛИ ЧЕ 6 К ,6 л-1 установятся логи (вскис единицы, a i,o выходах элементов

0 НС Г 1 6 К-1 установятся логические нули которыми будут закрыты выходы леменюв И 3 , .3 К-1 Таким образом, в счетчиках 1 зарегистрируется только пакет ошибок длины К, и не произойдет регистраЬ ция более коротких пакетоо ошибок, образуемых ошибочными битами пакета длины К Первый бит пакета ошибок с 1-го выхода регистра 2 сдьиг а ча второй вход элемента И 26 счетчика 11 г пересчетом на т, где

: i тррбир/ются импул сом тактовой частоть оступаю ц ид с ген раторч 13 тактоаых им- iTj n,s i- 1 обнаоужения ошибок на первый пход элемента И 26, с выхода которого 441 нйл поступает на вход формирователя 28

И /пульсов Формирователь 28 по заднему сЬрснту поступающего на него импульса фор- миоует импульс для обнуления счетчика 27 Обнуление происходит в момент времени i огдз ткет ошибок уже будет зарегистриро0 в соответствующем счетчике 4 При этом CHI нал логи еского нуля с дешифратора 29 открывает выход элемента t/1 ЛИ 25 закрывает выхо,1 элемента И 26 и закрывает выходы j -эментов I/1 3 на время достаточное для выь ода из регистра 2 сдвгга зарегистоированно- п пакетт ошибок. Таким образом этот пакет ошибок не фиксируется при из реги- cipa 2 сдвига как -руппа более коротких пакетов ошибок Счетчик 27 считает импульсы

0 тактовой частоты поступающие на его счет ный вход от генератора 13 тактовых импульсов чгрез элемент И ПИ 25, Когда на выходе счетчика 27 появится число m сигнал с де шифратора 29 через элемент ИЛИ 25 бло

Ь мтует счетный вход счетчика 27 и открывает выходы элементов И 3 и элемента И 26, Сигнал с выхода 1-го разряда регистра 2 сдвига поступает на вход элемента И 30 читчика 12 ошибок, который регистрирует riGiuee копичестпо ошибочных бит При таполнении какого-либо счетчика 4 или счетчика 12, а в случае равной длины всех счетчиков, это будет счетчик 12, сигнал переполнения этого счетчика поступает через элемент ИЛИ 5 в блок 8 промежуточной памяти, в котором записывается содержимое счетчиков 4 и счетчика 12. Сигнал с элемента ИЛИ 5 поступает также на вход ормирсвателя 7, который формирует короткий задержанный импульс, обнуляющий счетчики 4 и счетчик 12 п момент времени, когда информация из счетчиков 4 и 12 переписывается в блок 8. Сигнат с элемента ИЛИ 5 поступает на вход формирователя 19 имульсов блока 9 управления, который переключает триггер 23 блока 9 управления. Триггер 3 включает триггер 23 блока 9 управления. Триггер 23 включает регистратор 10, который выдает сигнал готовности. Этот сигнал запускает формирователь 18 блока 9 управления, им- п, лье с которого запускает триггер 22. Триггер 22 дает разрешение на перезапись информации с блока 8 промежуточной памяти в регистратор 10. Время записи на регистраторе 10 задается с помощью элемента 24 задержки блока 9 управления, который запускается сигналом разрешения с триггера 22 через формирователь 20 импульсов. По окончании времени задержки сигнал с элемента 24 задержки, сформированный в короткий импульс с помощью формирователя 21v, устанавливает в исходное положение триггеры 22, 23.

Таким образом, предлагаемое устройство позволяет разделять пакетные ошибки различной длины, что повышает достоверность регистрации информации с возможностью оптимального выбора помехоустойчивого кода с минимальной избыточностью при требуемой достоверности.

Фор мул а изобретения Устройство для обнаружения и регистрации ошибок дискрет ного канала передачи и накопления информации, содержащее блок обнаружения ошибок, вход которого является входом устройства, первый выход соединен с информационным входом регистра сдвига длины m (где m - максимальная длина пакетной ошибки), первый выход которого соединен с первыми входами m элементов И,- второй выход блока обнаружения

ошибок соединен с тактовым входом регистра сдвига длины m и вторыми входами m элементов И, выходы которых соединены со счетными входами соответствующих m счет- 5 чиков. выходы разрядов которых соединены с соответствующими информационными входами блока промежуточной памяти, выходы которого соединены с информационными входами регистратора, выход

0 которого соединен с первым входом блока управления, первый выход которого соединен с управляющим входом регистратора, второй выход - соединен с входом разрешения чтения блока промежуточной памяти,

5 выходы переполнения m счетчиков соединены с соответствующими входами элемента ИЛИ, выход которого соединен с втор м входом блока управления, входом разрешения записи блока промежуточной памяти и

0 входом формироватрля импульсов, выход которого соединен с входами сброса m счетчиков k-e выходы (где k 2m) регистра

сдвига длины m соединены соответственно с третьими входами одноименных элемен5 тов И, отличающееся тем, что, с целью повышения достоверности регистрации ошибок, в него введены счетчик с пересчетом на т, счетчик ошибок и т-1 элементов ИЛИ-НЕ. j-e входы (где j 1...(m-1)) элемен0 тов ИЛИ-НЕ объединены и подключены к (m+1-j)-M выходам регистра сдвига длины т. выход первого элемента ИЛИ-НЕ подключен к третьему входу первого элемента И, выходы второго (т-1) элементов ИЛИ-НЕ

5 соединены с четвертыми входами одноименных элементов И. первые входы счетчика с пересчетом на гп и счетчика ошибок объединены и соединены с тактовым входом регистра сдвига длины т. вторые входы

0 счетчика с пересчетом на m и счетчика ошибок объединены и подключены к первому выходу регистра сдвига длины т. выход счетчика с пересчетом на m соединен с четвертыми входами первого и т-го элементов

5 И и пятыми входами второго (т-1)-го элементов И, третий вход счетчика ошибок соединен с выходом формирователя импульсов, параллельные выходы счетчика ошибок соединены с соответствующими информационными

0 входами блока промежуточной памяти, выход переполнения соединен с соответствующим входом элемента ИЛИ

1 Ыф

Изобретение относится к вычислительной технике и может быть использовано для статистических исследований дискретных каналов связи и устройств накопления информации. Цель изобретения - повышение достоверности регистрации ошибок. Устройство содержит блок 1 обнаружения ошибок, регистр 2 сдвига, m элементов ЗИ, m счетмиков 4, элемент ИЛИ 5. гп-1 элементов ИЛИ-НЕ б, Формирователь 7 импульсов, блок 8 промежуточной памяти, блок 9 управления, регистратор 1C, счетчик 11 с пересчетом на m счетчик 12 ошибок. 5 ил.

8IOA991

ФигЛ

J0

fl

J/

;

Фиг.$

R